TSMCのA14プロセスは、SRAMセルサイズの大幅な縮小を狙っています
半導体製造では、SRAMのスケーリングが長年にわたり重要な課題でありながらも解決が困難な問題とされてきました。5年以上にわたり、ロジックトランジスタは進化し続けましたが、オンチップキャッシュを構成する高密度6トランジスタSRAMビットセルのサイズは基本的に変化しませんでした。この不均衡により、CPU、GPU、AIアクセラレータの設計者は、高価なダイ面積のますます大きな割合をメモリに割り当てる必要に迫られました。TSMCの2028年量産予定の次世代A14ノードは、このパターンを打破する可能性を有しています。同社の論文および最近の業界レポートによると、高密度SRAMセルは0.017平方マイクロメートル以下に縮小され、2020年にN5プロセスの量産が開始されて以来標準とされてきた約0.021 µm²のセルと比較して19％以上縮小されます。
進展は、2026年12月に開催される国際電子デバイス会議で、NanoFlex Proプラットフォームの下で詳細に発表される。TSMCのA14プロセスは、8年ぶりに意味のある高密度SRAMセルの微細化を実現し、N2と比較して速度を10～15％向上、または電力消費を25～30％削減し、全体的なチップ密度を約20％向上させる。これにより、AIおよび高性能計算ワークロードがオンチップメモリ容量と効率に前例のない要求を課す中で、ロジックとキャッシュのスケーリングのバランスが回復される。
2020年のN5の導入からN3バリアントを経て、現在のN2ナノシート世代に至るまで、TSMCの高密度6T SRAMビットセル面積は約0.021 µm²付近で固定されていた。ロジック密度は継続して改善されたが、頻繁にアクセスされるデータを格納するメモリセルはその割合で縮小しなかった。その結果、キャッシュアレイは次世代プロセスノードにおいて、シリコン全体の面積およびウエハコストの増大した割合を占めるようになった。設計者は、追加のキャッシュダイを積層したり、より大きな最終段キャッシュを別途の低コストチップレットに移動したり、オンチップ外メモリトラフィックの増加による電力消費とレイテンシの増加を受け入れるという対応を取った。AMDのX3Dプロセッサはその対応の一つを示しており、メインコンピュートダイの密度制限に対処するために、積層ダイに追加のL3容量を配置している。
GPUアーキテクトとAIアクセラレータチームは、遅い外部高帯域幅メモリへの依存を減らすためにオンチップSRAMバッファを拡大しようとした際、類似の制約に直面した。この停滞は絶対的ではなく、N2ではビットラインの構成や周辺回路のレイアウトの改善によりアレイレベルの密度はやや上昇したが、基本的なセルサイズは変化しなかった。この長期間の停滞期により、ビットセル面積の実質的な削減は戦略的に重要となった。2026年10月下旬の報告によると、A14はついに数値を変更し、0.017 µm²未満のセルを目標としており、これにより同じフットプリント内でのキャッシュ容量増加、または同じキャッシュをより少ないシリコン面積で実現する道が再び開かれた。
公開情報とIEDMアブストラクトによると、A14の高密度SRAMセルは0.017 µm²未満とされている。N5以降使用されてきた0.021 µm²の基準と比較すると、この削減は19％を超える。新数値の上限に基づく一部の計算では、理論的なセルレベルの密度向上が23～24％に達すると示されている。TSMCは、この改善を六トランジスタセル自体の完全なアーキテクチャ再設計ではなく、寸法ルールのスケーリングによるものとしている。同社は、これにより得られるSRAMマクロがこれまでで最も高密度であると主張している。これらの数値は、Shien-Yang WuとChih-Hao Changが執筆した論文のアブストラクトに記載されており、2026年12月14日に発表される予定である。
2026年10月の最終日において、複数のメディアが独立して報告した内容は、すべて同じ数値とN5世代のセルとの比較を示している。公開されているビットセルの面積と、完成したメモリマクロの有効密度とは区別することが重要である。センスアンプ、デコーダ、ワードラインドライバ、テスト回路は追加の領域を占めるため、使用可能なキャッシュ密度の実質的な改善は、単純なセルの微細化ほど大きくない。しかし、8年間の停滞の後で見られるこの方向性の変化は、オンチップメモリ容量によって性能が制限されるあらゆる製品にとって、顕著である。
現代の高性能およびAIチップは、その面積の大きなかつ増加し続ける割合をSRAMに割いています。セルサイズの微細化が停止する一方でロジックはさらに高密度化すると、キャッシュの相対的コストが上昇します。この動向はすでに、マルチダイキャッシュスタッキングやチップレットベースのメモリ階層といったアーキテクチャ上の意思決定を促してきました。19％以上小型化されたセルは、このトレンドを逆転させます。設計チームは、固定されたダイ予算内でキャッシュ容量を拡大するか、追加の計算、インターコネクト、または専用アクセラレータのために領域を確保できます。
AIのトレーニングおよび推論アクセラレータにおいて、オンチップSRAMの容量を増やすことで、高コストな外部メモリへのアクセス頻度が削減され、スループットとエネルギー効率が向上します。モバイルおよびクライアントSoCも、電力制約のあるフォトフォームファクタ内にL2またはL3キャッシュ容量をより多く詰め込むことで同様の利点を得ます。経済的影響は、最先端ウェハーの高コストによってさらに拡大されます。特定のキャッシュサイズに必要なシリコン面積をわずかに削減するだけでも、ウェハーあたりの良品ダイ数が増加したり、より積極的なバイニングが可能になります。業界の観測者は、このタイミングがモデルサイズとデータ移動の強度の継続的な成長と一致していることに注目しており、2028年以降に市場に投入される製品にとって、SRAMの改善が特に重要であると指摘しています。
TSMCは、A14をN2に対する完全なノード移行と位置づけています。公式な目標には、同じ電力で10～15％の速度向上、または同じ速度で25～30％の電力削減が含まれ、全体のチップ密度は約20％向上します。この密度向上は、NanoFlex Proアーキテクチャ下のロジック標準セルの革新とSRAMセルの小型化によって実現されています。基盤となるのは、N2で導入された第一世代デバイスを改良した第二世代ナノシートトランジスタです。標準セルの高さとトラック高さの最適化も面積削減に貢献しています。パッケージング関連の機能もこのプラットフォームに含まれており、シリコン貫通ビア、4.5 µmのSoIC結合ピッチをサポートする高度な再配線層、および高性能メタル-絶縁体-メタルコンデンサが含まれます。
これらの要素は、マルチダイ製品におけるシステムレベルの統合を容易化することを目的としています。トランジスタレベル、セルレベル、パッケージングの進歩の組み合わせが、TSMCがフルノードにおける電力・パフォーマンス・面積の改善と呼ぶものです。同社は2026年半ばの業績説明会で述べた内容を、最近の報告でも繰り返しており、早期の内部テスト車両では、デバイス性能が目標の90％近くに達し、256Mb SRAMの生産性も90％に近づいていることが示されています。
2026年半ばまでに、TSMCはA14におけるプロダクト類似テスト車両が目標とするデバイス性能の約90％に達し、256Mb SRAM構造の生産性も同程度に達したと報告しました。スマートフォンおよびハイパフォーマンスコンピューティングアプリケーションに対する顧客関与は活発であり、一部の設計作業は以前の内部スケジュールより進んでいます。ノードの検証および顧客へのシリコン提供を目的としたパイロット生産が進行中です。リスク生産は2027年に予定されており、大量生産は2028年を目標としています。
IEDMのアブストラクトには、この技術がその量産日程に沿って進んでいることが明確に記載されています。この段階での出荷率は、完全な顧客製品ではなく比較的単純なテスト構造に基づいて測定されているため、さらなる成熟が求められます。しかし、報告された数値と公開されたスケジュールの遅延がないことから、開発プログラムはこれまで大きな技術的障壁を回避してきたと推測されます。生産能力の計画では、量産が本格化した際には大量のウエハが投入され、複数のファブが貢献すると見込まれています。
インテルの18Aプロセスは、0.021 µm²という高密度SRAMセルサイズを公表しており、これはTSMCがN5以降使用している数値と同じである。また、以前の会議で報告されたマクロ密度は最大38.1 Mb/mm²である。サムスンは、最新のノードについて同様のセルサイズデータを公表していない。もしA14の0.017 µm²未満のセルが量産で実現されれば、TSMCは2028年時点において高密度SRAM面積で明確な数値的リードを確保することになる。インテルの次世代14Aノードは全体的な密度において競争力があると位置づけられているが、そのプロセスに関する具体的なSRAMセル数値は公表されていない。
製品用シリコンと完全なマクロ特性評価が公開されるまで、比較は未完了ですが、公開されたビットセル数における方向性の優位性は明確です。キャッシュ重視の設計向けの長期ロードマップを評価するファウンドリ顧客は、この指標をパフォーマンス、電力、生産性、コストと併せて検討します。SRAMの差が継続する場合、大規模なオンチップメモリアレイを必要とする製品の意思決定に影響を与える可能性があります。
大規模言語モデルその他のAIワークロードは、メモリ帯域幅と容量に強い負荷をかけます。チップ内SRAMは、アクティベーション、重み、中間結果に対して最低遅延・最低消費電力の記憶を提供します。そのSRAMが計算能力に追いつかないと、アクセラレータは外部のHBMまたはDDRに依存するようになり、電力と遅延が増加します。ビットセル面積を19％以上削減することで、設計者は同じダイの外形内でSRAMの予算を拡大するか、追加の計算ユニットや高いインターコネクト帯域幅のために面積を回復できます。
効果は乗算的です：より多くのローカルメモリは、利用可能な算術ユニットの利用率を向上させ、1回の演算あたりのエネルギー消費を削減します。TSMC自身のメッセージングでは、A14がモバイルSoCに加えて、HPCおよびAIアプリケーション向けに位置づけられています。これらのセグメントにおける早期の顧客関心はすでに確認されています。実際の結果は、周辺回路のスケーリング効率や生産マクロに必要な電圧・電流に依存しますが、セルサイズの変化の方向性は市場のニーズと一致しています。
より小さなビットセルは最初のステップに過ぎません。完全なSRAMマクロには、アドレスデコーダ、センスアンプ、書き込みドライバ、カラムマルチプレクサ、および内より小さなビットセルは最初のステップに過ぎません。完全なSRAMマクロには、アドレスデコーダ、センスアンプ、書き込みドライバ、カラムマルチプレクサ、および内蔵自己テストロジックが含まれます。これらの周辺ブロックは、これまで配列自体よりも遅くスケーリングしてきました。TSMCは、寸法のグランドルールスケーリングにより、これまでで最も高いマクロ密度が実現されたと述べており、これは支援回路の同時的な改善を示唆しています。独立したコメントでは、ビットセルの高さが約16％削減され、最適化された周辺レイアウトが全体の結果に寄与していることが指摘されています。
設計者は、高密度セルが異なるキャッシュレベルのアクセス時間および電圧要件を満たすことを確認する必要があります。高速なL1およびL2キャッシュは、技術論文で報告されている最も高密度のセルよりも更大で高電流のセルをよく使用します。したがって、公開されている数値は、チップ上のすべてのメモリインスタンスに対する保証ではなく、密度の上限を示しています。しかし、意味のあるほど小型の高密度オプションが利用可能であることは、容量が重要なブロックの設計空間を広げます。
A14 NanoFlex Proの説明には、複数のパッケージングおよび統合機能が含まれています。シリコン貫通ビア、4.5 µmのSoICボンドピッチをサポートする革新的な再配線層、および高性能MiMコンデンサが、システムレベルのスケーリングを可能にする要素として挙げられています。これらの要素は、高度なパッケージ内でのより密なマルチダイアセンブリと、電力供給またはデカップリングの改善を実現します。計算ダイと別個のキャッシュまたはHBMスタックを既に組み合わせている製品において、より細かいボンドピッチと改善されたインターコネクトオプションは、コンポーネント間の遅延を削減し、帯域幅を増加させることができます。
A14の最初のバージョンは従来のフロントサイド電力供給を維持し、その後約1年後にスーパー・パワーレールのバックサイド電力バージョンが登場すると予想されます。したがって、高電力デスクトップおよびデータセンター向け製品はバックサイド電力版を待つ可能性があり、モバイルおよび低電力設計は初期プラットフォームを採用できます。パッケージングのロードマップは、A14を単なるトランジスタスケーリングノードではなく、システム技術として捉える見方を強化しています。
A14は現在、パイロットおよび顧客評価段階にあります。リスク生産は2027年を予定しており、その後2028年に量産を開始する予定です。IEDMのアブストラクトは量産目標を確認しています。2026年半ばの内部テスト結果では、デバイス性能とSRAMの生産率が目標の約90％に達しており、スケジュールが現実的であるという自信が得られています。一部の市場コメントでは、やや前倒しの可能性が示唆されていますが、TSMCはまだ大量生産日を公式に前倒ししていません。
ラムプの支援に向けて、ファブの建設とツールの設置が継続中であり、生産が確立されれば月間数万枚のウエハに対応できる容量を見込んでいます。複数年にわたる準備期間により、顧客は設計作業を完了し、プロセスを認証し、ソフトウェアおよびシステムの実装を準備する時間が確保されます。したがって、A14に基づく製品は2029年以前に量産される可能性は低く、業界は新しい密度とパフォーマンスの範囲を踏まえた計画を立てられる明確な期間を得ることになります。
より小型の高密度セルが利用可能になったことで、アーキテクトはL1、L2、L3および専用スクラッチパッドメモリのバランスを見直すことができます。大容量の最終段階キャッシュはシリコン面積の観点からより手頃になり、容量のみを理由とした積極的なマルチダイ積層の必要性を低減する可能性があります。すでにローカルメモリに広い面積を割り当てているGPU設計では、バッファサイズを拡大したり、追加のストリーミングマルチプロセッサにトランジスタを解放したりできます。その結果として、パフォーマンスとコストのトレードオフにおける柔軟性が高まります。
A14ウェハーの価格は高止まりするため、経済的メリットは以前から面積制限に直面していた製品で最も明確に現れるでしょう。AIおよびハイパフォーマンス分野の早期採用者がまず密度の向上を活用し、その後、プロセスが成熟しコストが低下するにつれて広範な採用が進むと予想されます。前回の有意なセル縮小から8年が経過しているため、多くの既存の設計手法は静的なセルサイズを前提として構築されています。これらの手法は、新しいベースラインを活用するために更新されるでしょう。
コンファレンスbitcellの数値は、制御された条件下で最適化されたテスト構造に基づいて測定されています。製品マクロは、ロジックトランジスタや複雑な配線と共存しながら、より広範な電圧・温度・信頼性要件を満たす必要があります。アシスト回路、冗長性、歩留まり向上機能は、純粋なセルサイズには反映されていない面積を追加します。速度が重要なキャッシュに使用される高電流セルは、最も高密度のセルよりも大きくなります。このノードの初期年にはウエハコストが高くなるため、キャッシュの絶対コストは密度の上昇に比べて迅速には低下しない可能性があります。
これらの注意点は、新しいプロセス技術にとって標準的なものであり、報告された微細化の重要性を低下させるものではありません。これらは、設計チーム、IPプロバイダー、ファウンドリのプロセスエンジニアが実装を改善するにつれて、システム全体の利点が段階的に現れることを期待値として設定するものです。2028年以降の実際の製品ダイ写真、マクロ密度の開示、および顧客のコメントの監視が、最終的な検証を提供します。
論文「A14 CMOS NanoFlex Pro Platform Technology with 2nd Gen. Nano-sheet and Full Node PPA Benefits for HPC/AI and Mobile SoC Applications」は、2026年12月14日の午後に発表予定です。TSMCの著者たちは、SRAMセルの結果、密度の主張、パフォーマンスと電力の目標、および対応するパッケージング機能を発表します。会議論文には、すでに公開されている短いアブストラクトよりも、より多くの定量的データ、プロセスの断面図、および電気的特性が含まれる傾向があります。
業界関係者は、測定値と目標値の比較、新しいセルの変動性、および生産準備に関する議論を検討します。この発表により、他のファウンドリから同時発表される論文との直接比較も可能になります。そのセッションまで、利用可能な情報は要旨、企業のロードマップ声明、および2026年10月下旬以降の一貫した二次報道に依存しています。したがって、IEDMの発表はA14 SRAMの物語における次の主要な公開チェックポイントとなります。
報告されたA14高密度SRAMセルのサイズはどれほどで、以前のノードと比較してどうなりますか？
TSMCの概要および補足報告書によると、高密度6T SRAMビットセルの面積は0.017 µm²未満となる。同様のセルは、2020年に導入されたN5プロセスからN3E、N2に至るまで、約0.021 µm²で測定されていた。したがって、面積は19％以上削減され、周辺オーバーヘッドを考慮しない場合、同じシリコン面積に収容可能なセル数は理論的に23％以上増加することを意味する。
A14はいつ量産に至り、最初の製品はいつ登場する可能性がありますか？
量産は2028年を目標としています。リスク生産は2027年に予定されています。プロセス認証と製品設計完了の間に通常生じる遅れのため、A14に基づいて製造された製品の大量出荷は2029年まで見込まれていません。
A14のパフォーマンスと電力目標はN2とどのように比較されますか？
同じ電力で、A14は10～15％高い速度を発揮すると予想されます。同じ速度で動作させる場合、電力消費は25～30％低下すると予想されます。論理回路とSRAMのスケーリングによる相乗効果で、全体的なチップ密度は約20％向上すると見込まれています。
小さなビットセルは、完成したチップのキャッシュを自動的に19％増加させますか？
いいえ、アレイを囲む周辺回路、デコーダ、センスアンプ、および関連ロジックは追加の領域を占め、正確に同じ比率でスケーリングされない可能性があります。したがって、ネットのマクロ密度の向上は、素のセル面積の削減よりも低くなります。ただし、TSMCは、これまでに報告された中で最高のマクロ密度を実現したと主張しています。
A14 SRAMセルは、インテルが公表した数値と比較してどうですか？
インテルの18A高密度セルは0.021 µm²とされ、TSMCがN5以来使用しているサイズと一致している。A14セルが生産段階で0.017 µm²以下を維持すれば、TSMCは該当する時期において、この特定の指標で数値的な優位性を保持する。
なぜSRAMのスケーリングは長年にわたりロジックのスケーリングに遅れてきたのでしょうか？
6トランジスタセルは、プロセス変動、リーク、低電圧での安定性に敏感である。トランジスタをさらに微細化しつつ、十分なノイズマージンと書き込み能力を維持することは、純粋なロジックデバイスのスケーリングよりも困難であり、N5以降の長年にわたる停滞を招いた。
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