現在のところ、台湾のTSMCは、高帯域幅メモリ（HBM）とAIアクセラレータを接続する先進パッケージングにおいて、ハイブリッドボンディングではなく従来のマイクロバンプ技術を継続すると見られている。関連材料の開発サイクルを考慮すると、より細ピッチのマイクロバンプは、HBM4の後期からHBM5の初期段階にかけても引き続き使用されると予想される。 9月2日の材料業界の情報源によると、TSMCは、約5マイクロメートル（μm）クラスのバンプ用のボンディングおよびアンダーフィルソリューションの開発を、材料および装置パートナーに依頼した。つまり、TSMCは現在の先進パッケージングで使用されているマイクロバンプをさらに短く、細くすることを望んでいる。韓国および日本のサプライヤーはすでに開発を開始しており、5μmクラスのバンプの量産は2028年後半から始まると見込まれている。 現在、第3世代拡張HBMであるHBM3Eのバンプ高さは約15～25μmであり、HBM4は約10μmに近づいている。日本の材料サプライヤーは以前、15μm以下での品質保証が困難であると述べていた。したがって、5μmのバンプは現在の品質認証基準を大きく下回ることになる。 バンプを短く細くする理由は、HBMキューブの高さ制限と、より高い接続密度が必要だからである。JEDEC仕様によれば、HBMスタックの最大高さは775μmである。I/O接続数は継続的に増加しているが、全体のスタックはこの高さ制限内に収めなければならない。 TSMCの先進的なCoWoSパッケージングでは、GPUとHBMスタック（すでにメモリサプライヤーによって組み立てられている）が、マイクロバンプを用いてシリコンインタポジターに実装される。16個のDRAMダイの積層自体は、TSMCではなくSK hynixやサムスン電子などの企業がHBMパッケージ内で実施している。しかし、アクセラレータ側の接続数が増加するにつれ、CoWoSでデバイスを実装するために使用されるマイクロバンプもさらに短く、より高密度にしなければならない。 第1世代および第2世代のHBMでは比較的大きなはんだバンプが使用されていた。積層ダイ数およびI/O接続数が増加するにつれ、HBM3世代頃からマイクロバンプが主流となった。SK hynixはマスリフロー後に液体アンダーフィルを塗布するMR-MUFプロセスを採用しており、サムスン電子は熱圧着前にダイ間にフィルム型アンダーフィルを配置するTC-NCFを採用している。 ハイブリッドボンディングは次世代技術として議論されてきた。バンプを排除し、銅パッドを直接接合することで、接続をより薄く、大幅に高密度化できる。TSMCはすでにSoICプラットフォーム下でロジックチップの積層にこの技術を使用しているが、HBMは依然としてマイクロバンプを用いてインタポジターに接続されている。業界は、すでに実績のある生産性、検査、大量生産プロセスを放棄することに慎重である。 5μmスケールでは、気泡のないアンダーフィル、残留フラックス、ボンディングアライメントの問題を同時に解決しなければならない。難易度が高いため、TSMCは材料および装置パートナー間で異なる開発タスクを分散させているようである。 HBMスタック内部での方向性も同様である。先月のHot Chips 2026で、SK hynixはHBM4およびHBM4EにおいてハイブリッドボンディングではなくマイクロバンプベースのMR-MUFを継続するロードマップを示した。直接接合はHBM5および20ダイを超えるスタック向け技術として位置づけられた。業界観察者は、JEDECがHBMスタックの最大高さを720μmから775μmに引き上げたことが、マイクロバンプの使用延長に追加的な余裕を提供したと信じている。 ある材料業界情報源は、「TSMCがより細かいマイクロバンプの開発を求めていることは、今回の世代において直接接合への移行ではなく、低プロファイルなマイクロバンプを使用する意向であることを示している」と語った。 同情報源はさらに、「15μm以下のマイクロバンプはすでに開発されているが、その品質を保証することは依然として困難である。鍵となる課題はバンプそのものではなく、信頼性のあるアンダーフィルソリューションを開発し、それを認証することである」と付け加えた。