過去60年間、半導体業界はトランジスタのサイズを縮小することで進歩を遂げてきました（モール定律）、より小さく、より高密度に、コストを低くしてきました。
しかし、今この道は進むことができません：
- 7nm以下プロセスの利益が急落
- リソグラフィ装置のコストは天価です
- 先進プロセスの1枚のチップ設計費用は10億ドルを超える
- 単一トランジスタのコストは逆に上昇している
华为半導体チームは6年間、381種類の量産チップで新しい方向性を検証しました：
サイズを競うのではなく、時間を競いましょう。
提出 τ スケーリング理論（τ Scaling）：
時間をコアな最適化指標とし、トランジスタスイッチ（ピコ秒）からデータセンターのタスク（秒）まで、12桁にわたるフェーズ時間τを全体的に圧縮する。
簡単に言うと：
以前は誰よりも小さかったが、今は誰よりも速く、遅延が低く、効率が高い。
一、τスケーリングとは何ですか？
τ は各層の遅延／時定数であり、4層に分かれている：
- トランジスタ：スイッチング速度
- 回路：信号伝送遅延
- チップ：計算、メモリアクセス遅延
- システム：エンドツーエンド通信の同期時間
目標は、ファブリケーション、回路、アーキテクチャ、システムのすべてを一緒に最適化し、同じ指標でτを圧縮することであり、それぞれが別々に動くことは不再。
二、モバイル端への対応：LogicFolding（ロジックフォールディング）
プロセスをアップグレードせずに、チップを垂直に積層し、超精密ハイブリッド結合を使用して重要なパスを複数層に分散させる。これはチップに「階層を追加」するようなものである。
- トランジスタ密度：1世代で155→238百万個/平方ミリメートル、55%向上
- 電力効率：41%上昇、クロック周波数が約13%向上
- SRAMの頻度：40%以上上昇
- キリン 2026 のクロック周波数は 3.1GHz に達し、2029 年には 4GHz を目標としています。
三、AIデータセンターの実装：エンドツーエンドの遅延削減
AIクラスタの消費電力の80％、コストの70％がデータ移動にかかっており、核心は通信時間を圧縮することである。
統一バス（Unified Bus）
複数のプロトコルを削除し、リモートアクセスの遅延を数十マイクロ秒から約100ナノ秒に削減し、500倍高速化しました。
2. Hi-ONE 光インターネット接続
単モジュール 8Tb/s、銅線を光ファイバーに変更し、距離を1メートルから100メートルまで拡張、万カードクラスターに対応。
3. 3D折りたたみ
2.5Dパッケージの「面積の急激な増加とインターフェースの追いつかない問題」を解決し、メモリ、電源、光ポートを垂直面に移動させ、計算能力と同時に拡張する。
- 予測：2035年までにAIハードウェアの集積度が100倍以上向上する
四、論理とメモリの再統合
早期、CPUとメモリは別々に発展してきたが、AI時代にはデータの移動が計算よりも重要となり、メモリとロジックは密接に3D集積される必要がある。産業チェーンの発言権はメモリとパッケージング側にシフトしている。
五、残された課題
- EDAツールは3D積層設計に適応する必要があります
- ウェハー間のプロセス差異と垂直接続損失を最適化する
- 新しいエネルギー効率、ベンチマーク基準に準拠する
結論
モールの法則のサイズ時代は終わり、タイムスケーリング時代が開始した。
最先端のリソグラフィ装置にこだわらず、3D積層、システムアーキテクチャ、インターコネクトの最適化によっても、性能と効率を継続的に向上させることができます。
これは今後10年間の半導体の核心ロードマップとなるでしょう。