Samsung và SK Hynix khác biệt trong chiến lược thiết kế HBM

Tại hội nghị Hot Chips, cả Samsung và SK Hynix đều đồng ý rằng GPU, bộ nhớ, sản xuất wafer và đóng gói phải được thiết kế như một hệ thống. Kể từ đó, các giải pháp của họ bắt đầu rẽ sang hướng khác nhau.

Samsung đang chuyển đổi chip nền tảng thành một thành phần chủ động trong hệ thống. Nó kế hoạch di chuyển bộ điều khiển bộ nhớ từ GPU sang chip nền tảng logic, giải phóng 5–10% diện tích GPU để tăng thêm khả năng tính toán và có thể nâng cao hiệu suất 10–20%. Các thao tác AI chọn lọc cũng có thể được thực hiện trên chip nền tảng để giảm thiểu việc di chuyển dữ liệu. Về lâu dài, Samsung đang thúc đẩy công nghệ zHBM, trong đó GPU và DRAM được xếp chồng trực tiếp lên nhau, dự kiến giảm tiêu thụ điện năng của DRAM khoảng 70% đồng thời tăng băng thông hơn gấp đôi.

SK Hynix tập trung vào việc xếp chồng cao hơn và quản lý các vấn đề về nhiệt lượng và biến dạng phát sinh. Công ty xác nhận rằng HBM4 với 12 lớp xếp chồng đã bước vào giai đoạn sản xuất, trong khi phiên bản 16 lớp đang trong giai đoạn xác minh của khách hàng. Liên kết hỗn hợp là con đường dẫn đến các lớp xếp chồng 20 lớp trở lên, cho phép sử dụng chip dày hơn và khoảng cách chặt hơn. Phương pháp iHBM của họ thêm một đường dẫn truyền nhiệt chuyên dụng vào bên trong các khu vực sinh nhiệt nhiều nhất trong xếp chồng. Cuộc cạnh tranh này không còn chỉ xoay quanh băng thông và dung lượng. Kiến trúc chip nền tảng và đóng gói tiên tiến đang trở thành chiến trường quyết định.

Tại bài phát biểu Hot Chips năm 2026, Samsung Electronics đã công bố zHBM, dạng tiến hóa tối ưu của bộ nhớ băng thông cao. Khái niệm này loại bỏ lớp trung gian 2.5D, xếp chồng DRAM trực tiếp lên các chip tính toán như GPU, tạo thành kiến trúc tích hợp 3D thực sự, với mục tiêu giảm 70% công suất của DRAM và tăng băng thông lên 2,3 lần so với HBM4E.

Samsung đã xây dựng lộ trình ba giai đoạn để chuyển đổi chip nền từ kênh truyền dữ liệu thụ động thành đối tác tính toán chủ động. Giai đoạn một di chuyển bộ điều khiển bộ nhớ từ xPU sang chip nền để tái sử dụng diện tích silicon; giai đoạn hai bổ sung khả năng mở rộng bộ nhớ và tính toán chú ý cho chip nền; giai đoạn ba cuối cùng đạt được zHBM.

Tiếp theo, chúng ta hãy xem xét giải pháp của Samsung.

Trong bài phát biểu có sự cố, họ đã cung cấp một số biểu đồ thể hiện xu hướng phát triển của HBM5 về mặt thông số kỹ thuật. Mặc dù mọi thứ vẫn chưa được xác định, nhưng việc xem biểu đồ ở góc trên bên phải cũng rất thú vị.

Ổ cứng trạng thái rắn HBM5 với dung lượng 60 GB và băng thông 6 TB/s thì rất tuyệt vời. Hãy tính toán các con số cụ thể. Với băng thông 6 TB/s và 2048 kênh, tốc độ truyền dẫn trên mỗi chân là 23,5 Gbps. Tốc độ hiện đại nhất của chúng ta hiện nay là 16 Gbps, đây là một bước tiến lớn, và việc sử dụng nút logic tiên tiến rất có thể đạt được mục tiêu này. Nếu dung lượng mỗi chip là 3 GB và tổng dung lượng là 60 GB, thì chiều cao xếp chồng sẽ là 20 lớp.

Trong một slide khác, Samsung xác nhận tốc độ truyền dữ liệu trên mỗi chân của HBM4E là 16 Gbps. Kết quả tính toán trước đây của chúng tôi về HBM5 cũng đã được xác minh trong biểu đồ dưới đây.

Ưu thế rõ ràng của Samsung là sở hữu chip logic tự phát triển, trong khi Micron và SK Hynix phải hợp tác với bên ngoài để có được chip này. Samsung nhấn mạnh lợi thế của mình và giải thích tầm quan trọng của chip tùy chỉnh. Samsung sản xuất bộ nhớ bằng quy trình 1C và chip logic bằng quy trình 4nm, từ đó giảm đáng kể mức tiêu thụ điện năng của chip. Hình dưới đây chế giễu Micron, người đã sử dụng quy trình DRAM để sản xuất chip logic trong bộ nhớ HBM4.

Điều tuyệt vời hơn là, như đã đề cập trước đó, Samsung đã chia rõ ràng lộ trình sản phẩm thành ba giai đoạn. Chúng ta sẽ lần lượt giới thiệu từng giai đoạn.

Khi có các nút logic trong nền, diện tích vật lý của mô-đun HBM PHY sẽ giảm và hiệu quả năng lượng sẽ được cải thiện. Điều này có nghĩa là kích thước của mô-đun liên kết giữa HBM và XPU sẽ nhỏ hơn. Điều này mang lại hai lợi ích:

Tăng diện tích trong XPU để thực hiện nhiều phép tính hơn;

Tăng diện tích có sẵn của nền HBM để thực hiện các tính năng nâng cao hơn.

Việc thu nhỏ kích thước dẫn đến mật độ nhiệt cao hơn trong các khu vực này. Điều thú vị là họ đã cung cấp kích thước thực tế của các module PHY trong các thế hệ HBM khác nhau.

Samsung cũng cho biết họ không có xu hướng sử dụng UCIe trong các liên kết D2D vì UCIe có kích thước lớn hơn và tiêu thụ năng lượng trên mỗi bit cao hơn. Họ cho biết giải pháp PHY tùy chỉnh của họ có hiệu suất tốt hơn. Khi chuyển sang HBM5, họ đã trình bày khái niệm khối đường dẫn nhiệt tích hợp (HPB) để làm mát khu vực D2D PHY.

Một lợi thế chính khác là việc chuyển tải bộ điều khiển bộ nhớ từ XPU sang chip nền tùy chỉnh. Điều này giải phóng không gian trên chip XPU, có thể được sử dụng để vận hành nhiều bộ xử lý phép tính dấu phẩy động hơn.

Lợi thế mới khi tích hợp nút logic trên nền tảng là có thể triển khai SRAM. Nếu một ô trong chồng DRAM bị hỏng, thông tin trong ô đó có thể được lưu tạm thời trong SRAM, và bộ điều khiển bộ nhớ sẽ tìm kiếm thông tin này từ SRAM thay vì từ ô DRAM bị hỏng. Có thể hình dung SRAM như một quyển vở dự phòng, hoạt động như một ghi chú tạm thời để lưu giữ những dữ liệu không thể lưu trữ trong các ô DRAM bị hỏng.

Việc sử dụng nút logic làm đế có nghĩa là nếu kích thước transistor nhỏ hơn, thì diện tích silicon dùng cho nhiều chức năng như vậy cũng sẽ nhỏ hơn. Không gian tiết kiệm được có thể được sử dụng cho nhiều mục đích khác nhau, chẳng hạn như cải thiện khả năng sửa chữa, khả dụng và khả năng bảo trì (RAS), thực hiện kiểm tra và thu thập dữ liệu telemetric về tình trạng/sức khỏe của cụm bộ nhớ HBM. Vì dữ liệu telemetric HBM là yếu tố thứ hai gây ra lỗi trong quá trình huấn luyện, nên dữ liệu telemetric HBM sẽ cực kỳ hữu ích.

Nếu còn diện tích silicon dư, thì có thể xây thêm một cái nữa. Bộ điều khiển mở rộng bộ nhớ được sử dụng để kết nối thêm một chồng HBM sau chồng HBM đầu tiên, hoặc chèn các chip DRAM để mở rộng bộ nhớ.

Cuối cùng,既然逻辑晶体管可用，为什么不在基片上也集成一些计算功能呢？这样做的好处是，诸如矩阵压缩或编码之类的计算可以在逻辑芯片上完成，而无需离开基片。这在延迟和效率方面都有优势。

Nếu mọi thứ diễn ra suôn sẻ, về lý thuyết có thể xây dựng bộ tăng tốc tinh vi ở góc dưới bên phải. Việc vẽ sơ đồ như vậy rất dễ dàng và về mặt khái niệm cũng rất thú vị, nhưng liệu hiệu suất thực tế của nó có đáng kể hay không vẫn còn gây nghi ngờ.

Giai đoạn cuối cùng là sử dụng chip nền tùy chỉnh và HBM, sau đó xếp chồng chúng lên trên chip logic. Khoảng cách giữa chip tính toán và chip bộ nhớ rất ngắn, do đó các bit dữ liệu chỉ cần được truyền đi trên quãng đường ngắn hơn, giúp tăng hiệu quả năng lượng và tăng băng thông bộ nhớ nhờ khả năng sử dụng nhiều đường dữ liệu song song hơn trong vùng chip (không chỉ ở mép chip).

Tất cả những điều này đều không dễ dàng, nhưng đối với công ty, việc xây dựng lộ trình cải tiến công nghệ là vô cùng quan trọng. Điều này cho thấy họ có niềm tin vào việc ra mắt các sản phẩm chất lượng cao hơn trong tương lai, điều này rất tốt cho công ty. Còn việc thị trường có sẵn sàng đón nhận sản phẩm này hay không thì lại là một vấn đề khác.

Vào ngày 23 tháng 8, ông Jaesik Lee, Phó Chủ tịch Kỹ thuật Đóng gói của SK Hynix Mỹ, đã phát biểu tại hội nghị Hot Chips 2026 rằng SK Hynix dự kiến công nghệ hybrid bonding sẽ không đáp ứng được nhu cầu của HBM4E, khiến sự chuyển đổi đóng gói bộ nhớ được mong đợi nhất trong ngành ít nhất cũng phải đợi đến HBM5 mới có thể thực hiện.

Như ông mô tả, vấn đề nằm ở tổng độ dày của khối HBM bị giới hạn ở 775 micromet—đây là độ dày tiêu chuẩn của wafer logic 300 mm—do đó, mỗi lần thêm một lớp DRAM đều phải sử dụng chip mỏng hơn và khe hở hẹp hơn. Hiện tại, HBM4 mật độ cao 16 lớp đang trong quá trình xác nhận khách hàng (dung lượng 48 GB mỗi khối, trong khi HBM4 mật độ cao 12 lớp đã được sản xuất hàng loạt) đã giảm độ dày chip lõi xuống khoảng 50 micromet và giảm một nửa khe hở giữa các chip. Bài phát biểu của Lý cũng chi tiết về kiến trúc làm mát iHBM mà công ty đã ra mắt ba tháng sau khi công bố vào tháng Năm. Lý giải thích rằng kiến trúc này có một hạn chế là module tản nhiệt không thể được áp dụng cho bất kỳ sản phẩm HBM nào đã được thiết kế trước đó.

JED EC Tiêu chuẩn HBM4 đã tăng giới hạn độ dày bao bì từ 720 micron được sử dụng trong HBM3E lên 775 micron, giúp giảm bớt áp lực do công nghệ liên kết hỗn hợp mang lại. Lee cho biết, khi lắp đặt tấm làm mát, cả chip logic và các lớp xếp chồng bộ nhớ đều được mài bớt một phần để lộ ra silicon thô. Vì độ dày của wafer logic là 775 micron, nếu chiều cao của chip bộ nhớ tăng thêm chút nữa sẽ vượt quá chiều cao của bộ xử lý bên cạnh. “Đây là giới hạn tối đa mà chúng ta có thể nâng cao hiện tại, vì độ dày của wafer logic cũng là 775 micron,” Lee nói.

Chip mỏng hơn có nghĩa là tỷ lệ lớp oxit trong các lớp xếp chồng cao hơn, trong khi lớp oxit có khả năng dẫn nhiệt kém xa so với silicon. Ngoài ra, tốc độ chân kết nối đã tăng từ 1 Gbps ở các thế hệ HBM đầu tiên lên 8 Gbps ở HBM4, khiến lượng công suất tiêu thụ trong cùng một diện tích tăng lên. Dữ liệu của SK Hynix cho thấy, trong các thế hệ HBM được hiển thị, tải nhiệt trung bình cao hơn 2,2 lần, và số lớp xếp chồng tăng gấp đôi sau mỗi hai thế hệ.

Quy trình đúc lại khối lớn (MR-MUF) của công ty, trong đó tất cả các chip được xếp chồng lên nhau bằng phương pháp pick-and-place và được kết nối trong một lần nung chảy, đã hy sinh lợi nhuận: theo Lee, việc điền đầy làm giảm một nửa khe hở đồng thời kiểm soát biến dạng của các chip nhỏ hơn 50 micron, là thách thức sản xuất chính của 16-Hi.

Tháng Năm năm ngoái, Samsung cam kết công khai sẽ sử dụng công nghệ liên kết hỗn hợp để sản xuất HBM4, trong khi SK Hynix coi công nghệ liên kết đồng - đồng là phương án thay thế cho công nghệ MR-MUF tiên tiến. Sau đó, JED EC Việc nới lỏng giới hạn độ dày đã khiến công nghệ liên kết hỗn hợp không còn là ưu tiên hàng đầu. Hiện nay, ngành công nghiệp đang thảo luận về việc tăng thêm độ dày của bộ xếp 20 lớp lên 825 đến 900 micromet, điều này sẽ tiếp tục làm chậm quá trình phổ biến của công nghệ liên kết đồng.

Vào tháng 3, các chuyên gia trong ngành đã tuyên bố rằng SK Hynix đã đặt đơn hàng sản xuất hàng loạt đầu tiên về liên kết hỗn hợp, một hệ thống dây đơn trị giá khoảng 20 tỷ won (15 triệu USD), kết hợp các công cụ của Applied Materials và Besi. Counterpoint Research dự kiến công nghệ này sẽ bước vào giai đoạn sản xuất HBM toàn diện vào khoảng năm 2029-2030 khi HBM5 ra mắt.

Theoretically, according to SK Hynix’s roadmap, hybrid bonding technology is currently still in the R&D phase and is designed for stacking structures of 20 layers or more. SK Hynix is still deciding which product will be the first to adopt this technology. Mr. Li did not disclose the specific generation, but excluding HBM4E, HBM5 is likely to be the first model to implement this technology. This technique connects flat copper pads and oxide surfaces at room temperature, then forms a bond using the thermal expansion of copper during the curing process.

“Công nghệ tưởng chừng đơn giản này thực chất cực kỳ thách thức,” Lee nói. “Chúng tôi cần 16 đến 20 lớp để đạt được liên kết hỗn hợp, điều này hoàn toàn khác biệt so với xếp chồng một lớp.” Việc loại bỏ hoàn toàn các micro-bump cho phép lõi chip dày lên 24% ở độ cao 20 lớp, giảm khoảng 35% điện trở nhiệt so với MR-MUF có cùng chiều cao, và khoảng cách bump (theo bản đồ lớp chip) có thể dưới 18 micromet, trong khi khoảng cách hiện tại của MR-MUF là 30 micromet. Ở khoảng cách bump của HBM4, các micro-bump truyền thống vẫn còn phù hợp, và mỗi lần JED EC Khi tăng giới hạn độ dày, MR-MUF vẫn duy trì được tính khả thi và được tiếp tục áp dụng cho thế hệ sản phẩm tiếp theo.

Khái niệm iHBM nhúng các khối dẫn nhiệt và cách điện vào vùng PHY giữa các chip của chip nền (khu vực nóng giao diện với mật độ công suất cao nhất), được cho là giảm hơn 30% điện trở nhiệt.

Slide của Lý trực tiếp so sánh iHBM với giải pháp Heat Path Block của Samsung. Giải pháp Heat Path Block của Samsung dẫn nhiệt ra khỏi stack chip thông qua các cột tản nhiệt chuyên dụng, trong khi thiết kế lại mạch trên đế chip của Micron tuyên bố cải thiện hiệu suất năng lượng hơn 20%. Đây đều là các tuyên bố từ các nhà sản xuất và tiêu chí đo lường khác nhau. Thiết kế của SK Hynix và Samsung đều dự định sử dụng cho HBM5, nhưng dự kiến sẽ không sản xuất hàng loạt trước năm 2028. Lý cho biết, do các module này nằm bên trong bao bì cùng với chip D2D PHY, nên cần được tối ưu hóa theo thiết kế của khách hàng và không thể áp dụng cho các thế chip đã được thiết kế sẵn, khiến iHBM trở thành một công việc thiết kế phối hợp. “Đây là một lựa chọn mà chúng tôi có thể làm tốt, nhưng chúng tôi không thể áp dụng nó cho các thế chip đã được thiết kế sẵn.”

Trong phần hỏi đáp, Tanj Bennett từ SemiAnalysis chỉ ra rằng việc xếp chồng bộ nhớ cao hơn sẽ làm giảm thông lượng của chính bản thân chip. Khi DRAM hoạt động ở cấp độ ô, thông lượng khoảng 20 TB/s mỗi cm²; trong khi đó, bộ nhớ xếp chồng 20 lớp có thông lượng tối đa khoảng 4 TB/s, và năng lực sản xuất cần thiết cho HBM cao hơn nhiều so với DDR5 hoặc LPDDR có cùng thông số kỹ thuật. “Khi chiều cao xếp chồng đạt 20 lớp, tốc độ trung bình của bộ nhớ này lại chậm hơn DDR5,” Bennett nói, “Tại sao không tận dụng chiều cao của HBM để bố trí các loại bộ nhớ rẻ hơn xung quanh một cách khéo léo?”

Li trả lời rằng các tải trọng đào tạo đòi hỏi cả băng thông và dung lượng, sau đó bổ sung rằng quá trình suy luận có thể cân bằng cả hai, giữ bộ đệm khóa-giá trị trong bộ nhớ băng thông cao đồng thời chuyển một phần công việc sang bộ nhớ LPDDR. Kỹ thuật tách biệt này đã được áp dụng trong các sản phẩm như nền tảng Vera Rubin của NVIDIA, nơi LPDDR5X và HBM4 được gộp lại thông qua giao thức NVLink-C2C nhằm mục đích này. Ngoài ra, tiêu chuẩn bộ nhớ flash băng thông cao do SK Hynix và SanDisk cùng phát triển đã mở rộng khái niệm phân tầng này sang bộ nhớ NAND.

Li nói về các giải pháp phân tầng: “Đây cũng là vấn đề chúng tôi cần xem xét trong tương lai.” Theo báo cáo tháng Một, SK Hynix đã nhận được khoảng 70% đơn đặt hàng cho các chip HBM thế hệ Vera Rubin của NVIDIA, tất cả đều sử dụng công nghệ MR-MUF. Li cho biết, công ty vẫn chưa quyết định sản phẩm nào sẽ率先 áp dụng công nghệ MR-MUF.

Trong bài phát biểu, Micron sẽ thảo luận về các kiến trúc bộ nhớ đang phát triển trong lĩnh vực trí tuệ nhân tạo. Theo thông tin được biết, Micron sẽ trình bày chi tiết cách bộ nhớ băng thông cao và các công nghệ đóng gói tiên tiến trở thành trung tâm trong thiết kế hệ thống trí tuệ nhân tạo.

Bài phát biểu của Micron bắt đầu bằng lý thuyết前沿 về hiệu suất tính toán của OpenAI, giải thích tại sao bộ nhớ lại quan trọng đối với việc mở rộng mô hình ngôn ngữ. Micron chỉ ra rằng có mối quan hệ lũy thừa giữa quy mô mô hình, quy mô tập dữ liệu và lượng tính toán huấn luyện, đồng thời cho rằng cả ba yếu tố này phải được mở rộng đồng bộ để nâng cao hiệu suất của mô hình ngôn ngữ. Bộ nhớ chính là tài nguyên then chốt kết nối ba yếu tố này.

Bây giờ chúng ta hãy nói về giới hạn bộ nhớ. Micron cho biết, hiệu năng TFLOPS của các bộ tăng tốc AI tăng khoảng 3 lần sau mỗi hai năm, trong khi băng thông của bộ nhớ bổ sung 2.5D (ví dụ: HBM) tăng ít hơn 2 lần sau mỗi hai năm. Khoảng cách ngày càng mở rộng này chính là lý do khiến công nghệ bộ nhớ trở thành yếu tố then chốt hạn chế hiệu suất của các hệ thống AI.

Micron định vị HBM là cầu nối giữa tính toán và bộ nhớ, đồng thời theo dõi sự gia tăng liên tục về dung lượng, băng thông và hiệu quả năng lượng qua các thế hệ sản phẩm từ HBM2e đến HBM5. Bạn nên tận hưởng kỹ cuộc họp kỹ thuật không có nhãn trục Y này.

Tại đây, Micron đã trình diễn một GPU điển hình với diện tích bao bì vượt quá 12.000 mm², bao gồm chip nền và tám mô-đun HBM4. Điều này có nghĩa là, khi sử dụng 12 lớp HBM4, diện tích silicon bộ nhớ có thể vượt quá 8 lần diện tích chip GPU. Đây thực sự là một minh họa rất trực quan.

HBM đã tăng giới hạn băng thông bộ nhớ, thay đổi ranh giới giới hạn bộ nhớ, giúp các tải công việc AI nặng về bộ nhớ chạy nhanh hơn trước khi đạt đến giới hạn bộ nhớ.

Bài phát biểu của Micron hiện đang mô tả chi tiết HBM là gì và sự phát triển qua từng thế hệ HBM. Bảng sản phẩm cho thấy sự tiến hóa từ HBM1 đến HBM4. Mỗi thế hệ HBM đều tăng tốc độ dữ liệu, số pseudo-channel và chiều cao xếp chồng, từ đó cung cấp băng thông cao hơn và dung lượng lớn hơn.

Cách cài đặt HBM giống với tiêu chuẩn EC RDIMM khác nhau. Hình dưới đây cho thấy cách chồng HBM được tích hợp với GPU hoặc bộ tăng tốc trong hệ thống tích hợp hỗn hợp và được đóng gói dưới dạng bao bì cấp hệ thống (SiP), thay vì ở dạng mô-đun khe cắm độc lập. Tôi nghĩ nhiều người trong số những người làm việc tại STH đã từng thấy thiết kế này trước đây.

Mỗi chip DRAM chứa nhiều kênh độc lập, mỗi kênh có hai pseudo-channel; HBM3E mang 128 bank mỗi chip, trong khi HBM4 tăng gấp đôi lên 256 bank. Chip base nằm giữa mainboard và chồng DRAM, phía mainboard sử dụng PHY micro-bump, phía chồng sử dụng PHY 3D TSV, được kết nối thông qua lớp trung gian điểm-điểm mật độ cao, tăng từ 1K IO của HBM3E lên 2K IO của HBM4.

Micron hiện đang trình bày sự đánh đổi giữa hiệu năng và dung lượng. Nhưng họ chưa thực sự làm rõ sự khác biệt giữa diện tích PCB và công suất tiêu thụ. Có lẽ điều này sẽ được trình bày trong các slide sau?

Micron hiện đã nhận ra chi phí silicon mang lại do tốc độ này. Sự phức tạp của kiến trúc thiết kế, đóng gói tiên tiến và quy trình sản xuất khiến lượng silicon cần thiết để đạt dung lượng HBM3E tương đương DDR5 khoảng gấp ba lần DDR5.

Micron sau đó đã tóm tắt các tham số bộ nhớ hỗ trợ đổi mới trí tuệ nhân tạo, bao gồm hiệu suất, dung lượng và công suất tiêu thụ.

Các liên kết I/O tốc độ cao hơn và lớp trung gian lớn hơn đang thúc đẩy sự tiến bộ của công nghệ SiP, bao gồm thiết kế I/O nhanh hơn, SERDES và PHY giữa các chip được tối ưu hóa cho bộ nhớ, cũng như các thiết bị quang được đóng gói cùng trên mặt liên kết. Các SiP kích thước lớn hơn dựa trên các công nghệ như CoWoS-L và CoWoS-R, cùng với bảng mạch thủy tinh, cũng là một phần trong lộ trình phát triển công nghệ đóng gói.

Bây giờ chúng ta sẽ nói về độ tin cậy, bao gồm tương tác bao bì chip và các thách thức RAS. Trong các thiết bị HBM tích hợp dị hợp, sự không khớp hệ số giãn nở nhiệt giữa các vật liệu khác nhau tạo ra ứng suất nhiệt cơ học. Trên thực tế, từ góc độ rộng hơn, đây chính là một trong những thách thức lớn nhất mà Cerebras phải đối mặt trong quá trình triển khai WSE của mình. EC Phạm vi C được chia thành hai lớp: đầu tiên là HBM3, ở cấp độ hệ thống, mỗi truy cập 256 bit sử dụng 16 bit meta; thứ hai là Reed-Solomon dựa trên ký hiệu được triển khai trên chip EC C.

Để kiểm soát nhiệt lượng, các hoạt động của chip DRAM, chiều cao xếp chồng và các tính năng nền tảng chip tiên tiến hơn đều làm tăng nhiệt sinh ra. Micron chỉ ra rằng làm mát bằng chất lỏng, liên kết hỗn hợp cùng các cải tiến trong bột hàn và vật liệu khuôn bên là những công nghệ làm mát cần thiết để duy trì việc mở rộng băng thông và dung lượng.

Xu hướng đóng gói dường như sắp kết thúc.

Nhìn chung, những dữ liệu này cho thấy cách Micron Technology đang ứng phó với sự phát triển của kiến trúc bộ nhớ trong lĩnh vực trí tuệ nhân tạo. Micron đang cân nhắc giữa việc tăng băng thông và dung lượng HBM với chi phí đóng gói, tản nhiệt và độ tin cậy khi đặt lượng bộ nhớ lớn như vậy cạnh đơn vị tính toán.

Mọi người nghĩ HBM sẽ có diễn biến như thế nào?

Bài viết này đến từ tài khoản chính thức WeChat "Quan sát ngành bán dẫn" (ID: icbank), tác giả: Ban biên tập