HBM4 tái định nghĩa phần cứng AI với các đổi mới cấp hệ thống

Do nhu cầu huấn luyện và suy luận của các mô hình AI lớn tiếp tục bùng nổ, điểm nghẽn hiệu năng của chip tính toán đã chuyển từ đơn vị tính toán sang băng thông bộ nhớ, khiến HBM (bộ nhớ băng thông cao) trở thành yếu tố then chốt hạn chế sự phát triển của phần cứng AI cao cấp. Tại hội nghị công nghệ chip cao cấp quốc tế HotChips 2026, hai nhà sản xuất bộ nhớ hàng đầu thế giới là Samsung và SK Hynix đã công bố tập trung lộ trình phát triển công nghệ HBM4 thế hệ tiếp theo, phá vỡ logic cập nhật HBM đã được ngành công nghiệp duy trì nhiều năm qua.

So với các thế hệ trước chỉ tập trung tăng tốc độ DRAM và số lớp xếp chồng, kiến trúc HBM4 mới hoàn toàn chuyển sang ba hướng đổi mới: nâng cấp quy trình logic của Base Die, xếp chồng 3D với liên kết hỗn hợp và đóng gói hỗn hợp EMIB. Sau sự phát triển công nghệ này là sự chuyển đổi của HBM từ một thiết bị lưu trữ đơn lẻ thành một hệ thống tích hợp “lưu trữ + logic + đóng gói + IP + EDA”.

Trong các chu kỳ nâng cấp trước đó của HBM3 và HBM3E, logic nâng cấp công nghệ ngành tương đối cố định, các tối ưu cốt lõi tập trung vào chính các hạt bộ nhớ DRAM, thông qua việc tăng tốc độ truyền dẫn của từng hạt, tăng số lớp xếp chồng và tối ưu cấu trúc kết nối vi nút, nhằm đạt được sự gia tăng ổn định về băng thông tổng thể. Trong hệ thống này, Base Die ở đáy chỉ đảm nhận các chức năng đơn giản như chuyển tiếp tín hiệu, phân phối nguồn và hỗ trợ kiểm tra, đóng vai trò cầu tín hiệu bị động. Kiến trúc quy trình lâu dài vẫn sử dụng công nghệ phát triển từ công nghệ lưu trữ trưởng thành, không cần nâng cấp quy mô lớn; rào cản công nghệ và điểm nghẽn năng lực sản xuất của toàn bộ sản phẩm HBM hoàn toàn tập trung vào khâu sản xuất DRAM.

Tuy nhiên, với nhu cầu về năng lực tính toán AI tăng theo cấp số nhân, hiệu ứng biên của mô hình lặp lại truyền thống đang giảm nhanh chóng. Trong các kịch bản yêu cầu băng thông cực cao, việc chỉ đơn thuần tăng tốc độ DRAM sẽ gây ra các vấn đề nghiêm trọng như nhiễu tín hiệu, tiêu thụ điện năng tăng đột biến và lệch thời gian, khiến các tối ưu hóa theo mặt phẳng hai chiều không còn phù hợp với tải tính toán siêu lớn. Nhằm giải quyết điểm nghẽn ngành này, tại hội nghị HotChips2026 lần này, Samsung và SK Hynix đồng thời công bố những tư tưởng công nghệ hoàn toàn mới, xác định rằng điểm đột phá cốt lõi trong thời đại HBM4 không còn là các hạt bộ nhớ, mà là sự tái cấu trúc hệ thống của Base Die ở cấp độ nền tảng.

Hai nhà sản xuất lớn đã tạo ra các hướng đi khác biệt rõ rệt về giải pháp công nghệ. Trong bài thuyết trình tại HotChips, Samsung tiết lộ rằng sản phẩm HBM4/HBM4E của họ sử dụng quy trình logic 4nm do chính hãng phát triển cho Base Die, trong khi CDie sử dụng node 1cDRAM, với tốc độ chân lên đến 11,7 Gbps và có thể mở rộng lên 13 Gbps, cho phép băng thông đơn tầng đạt tới 3,3 TB/s. Nhờ lợi thế của mật độ transistor cao trong quy trình logic, Base Die có thể tích hợp các mạch PHY hiệu năng cao hơn, module sửa lỗi tín hiệu và đơn vị quản lý nguồn, từ đó tối ưu hóa đáng kể tính toàn vẹn tín hiệu tốc độ cao và giải quyết vấn đề rối loạn thời gian ở băng thông cực cao. Đồng thời, Samsung đã xác định rõ trong thiết kế kiến trúc rằng một phần logic điều khiển bộ nhớ sẽ được hạ xuống Base Die, giúp giải phóng diện tích silicon tại phía GPU và tạo không gian mở rộng cho các đơn vị tính toán.

SK Hynix áp dụng mô hình lặp lại với sự phân công hợp tác, lựa chọn hợp tác với TSMC, trong đó Base Die sử dụng quy trình logic 12nm của TSMC. So với kiến trúc logic tự nghiên cứu hoàn toàn của Samsung, giải pháp của SK Hynix tập trung hơn vào độ ổn định khi sản xuất hàng loạt, thông qua việc tối ưu hóa mạng cấp điện và cấu trúc tản nhiệt của Base Die để phù hợp với nhu cầu tản nhiệt và tải của các kiến trúc xếp chồng siêu cao từ 12 đến 16 lớp. Sự phân bổ khác biệt giữa hai hướng đi này có nghĩa là kiến trúc logic bên trong Base die của HBM4 không còn đồng nhất; các sản phẩm của các nhà sản xuất khác nhau tạo ra sự khác biệt tự nhiên về quy trình, hiệu năng và bối cảnh ứng dụng, làm tăng thêm độ khó mới cho việc thích ứng chuỗi cung ứng và lặp lại thiết kế chip.

Việc chuyển đổi logic process cho Base Die mang lại nhiều lợi ích. Logic process cho phép mật độ transistor cao hơn, cải thiện tính toàn vẹn tín hiệu và kiểm soát công suất của mạch PHY, đủ khả năng hỗ trợ độ rộng I/O 2048 bit sau khi HBM4 được tăng gấp đôi. Đồng thời, diện tích chip dư thừa trên Base Die tạo không gian phần cứng cho tính toán gần bộ nhớ, giúp HBM không còn chỉ là容器 dữ liệu, mà có thể thực hiện các xử lý dữ liệu đơn giản ngay trong bộ nhớ, giảm áp lực vận chuyển dữ liệu trong kiến trúc von Neumann. Tuy nhiên, chi phí cũng đáng kể: HBM không còn là sản phẩm có thể hoàn toàn tự闭环 bởi nhà sản xuất bộ nhớ, mà năng lực sản xuất logic, khả năng thiết kế IP và mô phỏng liên kết quy trình đều trở thành các ràng buộc cho sản lượng HBM. Các nhà sản xuất DRAM cần hợp tác sâu với các nhà sản xuất logic, chu kỳ thiết kế, xác minh và sản xuất bị kéo dài, độ phức tạp của chuỗi cung ứng tăng gấp đôi.

Một tín hiệu quan trọng khác từ HotChips2026 là lộ trình tích hợp hệ thống HBM đang trở nên đa dạng hóa, CoWoS của TSMC không còn là giải pháp duy nhất, các giải pháp đóng gói lai đã xuất hiện trên sân khấu, đồng thời công nghệ liên kết trong xếp chồng đang chuyển sang xếp chồng 3D bằng liên kết lai.

SK Hynix xác nhận trong bài phát biểu rằng họ đang đánh giá công nghệ EMIB của Intel, một cầu silicon nhúng, để tích hợp hệ thống 2.5D giữa HBM4 và chip xử lý. Công nghệ CoWoS truyền thống dựa vào lớp nền silicon diện tích lớn để kết nối toàn bộ tín hiệu giữa GPU và HBM, mang lại hiệu năng xuất sắc nhưng chi phí lớp nền cao và bị giới hạn bởi kích thước mask của máy quang khắc, khiến việc mở rộng năng lực sản xuất gặp khó khăn. Năng lực sản xuất CoWoS toàn cầu lâu nay luôn trong tình trạng thiếu hụt, các khách hàng hàng đầu đã ưu tiên đặt trước năng lực sản xuất, các nhà sản xuất khác phải xếp hàng chờ đợi lâu dài. EMIB từ bỏ lớp nền silicon nguyên khối, chỉ nhúng các cầu silicon nhỏ tại các khu vực tương tác tín hiệu của chip, trong khi bảng mạch hữu cơ đảm nhận phần lớn việc bố trí đường dây, các cầu silicon cục bộ thực hiện truyền tín hiệu mật độ cao và tốc độ cao. Giải pháp này có thể giảm chi phí đóng gói, vượt qua giới hạn kích thước mask và đạt được tích hợp đa chip quy mô lớn hơn. Google TPU đã đưa EMIB vào danh sách lựa chọn cho thế hệ tiếp theo.

Tuy nhiên, EMIB không có nghĩa là thay thế hoàn toàn CoWoS. Trong các tình huống yêu cầu mật độ tín hiệu cực cao, tổn thất tín hiệu và tính toàn vẹn nguồn điện của cầu silicon cục bộ EMIB vẫn còn khoảng cách so với lớp trung gian silicon toàn phần. Định vị của SK Hynix là coi EMIB là tuyến đường bổ sung quan trọng, chứ không phải thay thế hoàn toàn. Các chip đào tạo cao cấp vẫn sẽ tiếp tục ưu tiên sử dụng CoWoS, trong khi các chip suy luận trung cao cấp và bộ tăng tốc tính toán lớn có thể sử dụng giải pháp EMIB để giảm áp lực năng lực đóng gói, tạo ra tình trạng song song hai tuyến đường.

Trong khi đó, công nghệ liên kết giữa các lớp DRAM Die trong cấu trúc xếp chồng HBM đang trong giai đoạn chuyển đổi từ MRMUF sang hybrid bonding. Hiện tại, các phiên bản sản xuất hàng loạt HBM4 vẫn chủ yếu sử dụng các phương án liên kết nhiệt nén MRMUF và TCNCF, dựa vào các micro-bump để tạo kết nối giữa các lớp. Tuy nhiên, khi số lớp xếp chồng tăng lên 16 lớp, khoảng cách, điện trở nhiệt và công suất của micro-bump dần chạm đến giới hạn vật lý. So với công nghệ MRMUF, hybrid bonding không chỉ giúp tăng độ dày của chip lõi lên 24%, thu hẹp khoảng cách TSV xuống dưới 18 micron, mà còn giảm đáng kể 35% điện trở nhiệt khi tăng số lớp xếp chồng, dự kiến công nghệ này sẽ được ứng dụng đầu tiên trên HBM5, phục vụ các cấu trúc xếp chồng siêu cao từ 16 đến 20 lớp trở lên.

Tuy nhiên, liên kết hỗn hợp hiện vẫn đang ở giai đoạn xác minh số lượng nhỏ, với những thách thức trong kiểm soát tỷ lệ sản phẩm đạt yêu cầu, chi phí thiết bị và xử lý wafer mỏng; dự kiến sẽ không được ứng dụng thương mại quy mô lớn vào năm 2026, mà ngành công nghiệp kỳ vọng sẽ đạt được sự triển khai quy mô lớn cho phiên bản cải tiến HBM4E và thế hệ HBM5 vào năm 2027-2028.

Điều này đã tạo nên một hình thái chuyển đổi công nghệ rất đặc biệt trong ngành HBM hiện tại: Sản phẩm HBM4 thế hệ mới, việc tích hợp hệ thống bên ngoài đã bắt đầu khám phá đa dạng hóa bao bì dị thể EMIB để giảm áp lực công suất đóng gói cao cấp; trong khi đó, việc xếp chồng DRAM bên trong vẫn kiên trì sử dụng quy trình nén nhiệt MRMUF đã trưởng thành để đảm bảo tính ổn định trong sản xuất hàng loạt, chỉ tiến hành nghiên cứu tiền đề cho liên kết hỗn hợp. Việc cùng lúc thúc đẩy nhiều tuyến đường công nghệ và sự tồn tại song song của các quy trình cũ và mới đã làm gia tăng đáng kể mức độ không chắc chắn trong việc lựa chọn công nghệ HBM4 ở giai đoạn hiện nay.

Ngoài ra, quản lý nhiệt chính thức trở thành điểm nghẽn cốt lõi không thể tránh khỏi đối với HBM xếp chồng siêu cao. Kiến trúc xếp chồng 16 lớp khiến tổng tải nhiệt của HBM tăng mạnh đáng kể; sự tích tụ nhiệt trực tiếp dẫn đến giảm tần số băng thông và không thể vận hành hết công suất. Nhằm giải quyết điểm nghẽn này, hai nhà sản xuất đã đưa ra các giải pháp khác biệt: SK Hynix giới thiệu giải pháp IHBM tích hợp thành phần tản nhiệt, bằng cách nhúng các linh kiện làm mát có độ dẫn nhiệt cao và cách điện vào vùng D2D PHY của HBM, tạo ra đường tản nhiệt chuyên dụng, giúp giảm thêm hơn 30% điện trở nhiệt và nâng cao độ ổn định của hệ thống; trong khi đó, Samsung đang lên kế hoạch thiết kế đường tản nhiệt đồng cho sản phẩm HBM5 trong tương lai, giải quyết bài toán tản nhiệt của xếp chồng siêu cao từ cấp độ cấu trúc phần cứng. Rõ ràng rằng, giới hạn hiệu năng của các sản phẩm HBM xếp chồng cao trong tương lai sẽ không còn phụ thuộc đơn thuần vào các thông số băng thông và tốc độ, mà được xác định trực tiếp bởi khả năng quản lý nhiệt.

Hiện nay, rào cản cốt lõi của HBM4 không chỉ dừng lại ở sản xuất và đóng gói, mà đã mở rộng sang hai khía cạnh mềm quan trọng là IP tốc độ cao và chuỗi công cụ EDA phi đồng nhất, trở thành điểm nghẽn dễ bị bỏ qua nhất nhưng lại cực kỳ then chốt trong ngành công nghiệp hiện nay. Khi tốc độ giao diện HBM4 vượt quá 9Gbps và độ rộng IO được mở rộng gấp đôi, độ khó trong thiết kế IP giao diện PHY và SerDes tốc độ cao đã tăng theo cấp số nhân.

HBM4 IP không đơn thuần là thiết kế mạch, mà cần thích ứng sâu với đặc tính chip DRAM, kiến trúc logic Base Die và cấu trúc bố trí dây dẫn trong bao bì, đồng thời thực hiện mô phỏng và hiệu chỉnh kết hợp về tính toàn vẹn tín hiệu và tính toàn vẹn nguồn điện. Hiện nay, nguồn HBM4 IP trưởng thành và sẵn sàng sản xuất hàng loạt trên toàn cầu tập trung rất cao; một số ít nhà sản xuất hàng đầu nước ngoài, nhờ tích lũy nhiều năm trong quá trình sản xuất chip, đã độc quyền thị trường cung cấp IP cho các chip xử lý chính. Đối với các doanh nghiệp thiết kế chip xử lý vừa và nhỏ cùng các nhà cung cấp chuỗi cung ứng mới nổi, nếu không thể tiếp cận HBM4 IP trưởng thành, sẽ không thể thích ứng với kiến trúc HBM4, từ đó tạo ra rào cản gia nhập ngành nghiêm ngặt.

Đồng thời, điểm yếu của chuỗi công cụ EDA 3D dị cấu đã làm gia tăng thêm độ khó trong việc triển khai HBM4. HBM4 là một hệ thống tích hợp dị cấu điển hình với nhiều quy trình và nhiều chip, trong đó nền logic, chồng bộ nhớ và bao bì cầu silicon/trung gian thuộc các hệ thống quy trình khác nhau; các công cụ EDA truyền thống hai chiều rời rạc không thể thực hiện mô phỏng phối hợp xuyên chip và xuyên quy trình. Trong bối cảnh xếp chồng ba chiều, các hiệu ứng điện, nhiệt và cơ học tương tác với nhau, bất kỳ sai lệch nào trong một khâu mô phỏng đều có thể dẫn đến thất bại trong hội tụ thiết kế tổng thể.

Quy trình thiết kế hiện hành trong ngành hiện đang tồn tại vấn đề tách rời rõ rệt: thiết kế logic frontend, thực hiện vật lý mid-end và đóng gói mô phỏng dữ liệu backend không thể tương thích và tái sử dụng lẫn nhau, dẫn đến chi phí lặp lại cực kỳ cao. HotChips2026 đã chỉ rõ rằng việc triển khai quy mô HBM4 phụ thuộc rất lớn vào chuỗi công cụ thiết kế tích hợp 3DIC, cho phép liên động toàn bộ quy trình từ thiết kế, công nghệ, đóng gói đến mô phỏng đa trường vật lý. Khả năng tương thích của công cụ EDA và tính tương thích khi gỡ lỗi IP tốc độ cao trực tiếp quyết định tỷ lệ sản xuất và giới hạn hiệu năng của HBM4, đồng thời cũng là rào cản công nghệ cốt lõi mà các nhà sản xuất vừa và nhỏ khó có thể vượt qua ở giai đoạn hiện nay.

Nhìn chung, hội nghị năm nay đã vẽ nên một lộ trình tiến hóa hoàn toàn mới cho ngành HBM: từ bỏ mô hình lặp lại phần cứng điểm đơn, bước vào thời đại cạnh tranh hệ thống, nơi kiến trúc, đóng gói, công nghệ và hệ sinh thái phần mềm-hardware cùng nâng cấp. Các tuyến đường công nghệ khác biệt của Samsung và SK Hynix đã phá vỡ cục diện chuẩn hóa kéo dài trong ngành, trong đó công nghệ mới và cũ sẽ cùng tồn tại lâu dài, công nghệ được phân tầng theo ngữ cảnh, và năng lực hệ thống sẽ quyết định thắng bại — đây sẽ là trạng thái phát triển cốt lõi trong 2-3 năm tới trên thị trường HBM, thay đổi quy tắc cạnh tranh của ngành lưu trữ AI.

Bài viết này đến từ tài khoản WeChat “Bán dẫn Công Nghiệp Tích Hợp” (ID: ICViews), tác giả: Tử Hạo