Quy trình A14 của TSMC nhắm đến việc giảm đáng kể kích thước ô SRAM
Sản xuất bán dẫn đã coi việc thu nhỏ SRAM là một thách thức quan trọng nhưng dai dẳng. Trong hơn nửa thập kỷ, các transistor logic đã được cải tiến trong khi tế bào bit SRAM sáu transistor mật độ cao tạo nên các bộ nhớ đệm trên chip vẫn giữ nguyên kích thước cơ bản. Sự mất cân bằng đó buộc các nhà thiết kế CPU, GPU và bộ tăng tốc AI phải dành ngày càng nhiều diện tích chip đắt tiền cho bộ nhớ. Nút A14 sắp tới của TSMC, dự kiến sản xuất hàng loạt vào năm 2028, có khả năng phá vỡ mô hình này. Các bài báo của công ty và các báo cáo ngành gần đây cho thấy tế bào SRAM mật độ cao sẽ giảm xuống dưới 0,017 micromet vuông, tương đương với mức giảm hơn 19% so với tế bào khoảng 0,021 µm² đã trở thành tiêu chuẩn kể từ khi quy trình N5 bắt đầu sản xuất vào năm 2020.
Sự tiến bộ này sẽ được trình bày chi tiết tại Hội nghị Thiết bị Điện tử Quốc tế 2026 vào tháng Mười Hai dưới nền tảng NanoFlex Pro. Bằng cách mang đến tế bào SRAM mật độ cao đầu tiên có sự thu nhỏ đáng kể sau tám năm, cùng với các cải tiến tốc độ dự kiến 10–15 phần trăm hoặc giảm công suất 25–30 phần trăm và mật độ chip tổng thể cao hơn khoảng 20 phần trăm so với N2, quy trình A14 của TSMC khôi phục lại sự cân bằng giữa việc thu nhỏ logic và bộ nhớ đệm tại thời điểm mà các tác vụ AI và tính toán hiệu năng cao đặt ra những yêu cầu chưa từng có về dung lượng và hiệu quả bộ nhớ trên chip.
Tám năm với kích thước SRAM cố định đã buộc phải đưa ra những thỏa hiệp thiết kế tốn kém trên các nút mạng
Từ việc giới thiệu N5 vào năm 2020 qua các biến thể N3 và thế hệ nanosheet N2 hiện tại, diện tích bitcell SRAM 6T mật độ cao của TSMC vẫn duy trì gần 0,021 µm². Mật độ logic tiếp tục được cải thiện, nhưng các ô nhớ lưu trữ dữ liệu được truy cập thường xuyên không thu nhỏ theo tỷ lệ tương ứng. Kết quả là, các mảng bộ nhớ đệm tiêu tốn một tỷ lệ ngày càng tăng trong tổng diện tích silicon và chi phí wafer trên các nút quy trình liên tiếp. Các nhà thiết kế đã phản ứng bằng cách xếp chồng thêm các die bộ nhớ đệm, di chuyển các bộ nhớ đệm cấp cuối lớn hơn lên các chiplet riêng biệt, chi phí thấp hơn, hoặc chấp nhận các khoản phạt về công suất và độ trễ cao hơn do lưu lượng bộ nhớ ngoài chip tăng lên. Các bộ xử lý X3D của AMD minh họa một cách phản ứng: thêm dung lượng L3 được đặt trên một die xếp chồng để giải quyết các hạn chế về mật độ của die tính toán chính.
Các kiến trúc sư GPU và nhóm accelerator AI đã đối mặt với những ràng buộc tương tự khi cố gắng mở rộng bộ đệm SRAM trên chip để giảm sự phụ thuộc vào bộ nhớ băng thông cao bên ngoài chậm hơn. Sự đình trệ không hoàn toàn tuyệt đối, mật độ ở cấp độ mảng vẫn tăng nhẹ nhờ tổ chức đường bit và bố trí vi mạch tốt hơn trên N2, nhưng kích thước ô cơ bản vẫn không thay đổi. Sự ổn định kéo dài này khiến bất kỳ sự giảm thực sự nào trong diện tích ô bit đều trở nên quan trọng về mặt chiến lược. Các báo cáo từ cuối tháng 10 năm 2026 xác nhận rằng A14 cuối cùng đã thay đổi con số này, nhắm tới một ô nhỏ hơn 0,017 µm² và từ đó mở lại con đường để tăng thêm bộ nhớ đệm trong cùng một diện tích hoặc cùng một bộ nhớ đệm trên ít silicon hơn.
Mục tiêu diện tích bitcell chính xác xác nhận giảm hơn 19 phần trăm so với mức cơ sở lâu năm
Các tiết lộ công khai và bản tóm tắt IEDM đặt ô SRAM mật độ cao A14 ở dưới 0,017 µm². So với tham chiếu 0,021 µm² được sử dụng từ N5, sự giảm thiểu vượt quá 19 phần trăm; một số tính toán dựa trên ngưỡng trên của con số mới cho thấy lợi ích về mật độ cấp ô lý thuyết tiến gần 23–24 phần trăm. TSMC cho rằng sự cải tiến này chủ yếu đến từ việc thu nhỏ quy tắc kích thước, thay vì thiết kế lại hoàn toàn kiến trúc của ô sáu transistor. Công ty cũng tuyên bố các macro SRAM kết quả sẽ đạt mật độ cao nhất từng được báo cáo. Những con số này xuất hiện trong bản tóm tắt của một bài báo do Shien-Yang Wu và Chih-Hao Chang đồng tác giả, dự kiến trình bày vào ngày 14 tháng 12 năm 2026.
Các báo cáo độc lập từ nhiều phương tiện truyền thông trong những ngày cuối tháng 10 năm 2026 đều trích dẫn cùng các con số và cùng sự so sánh với tế bào thế hệ N5. Điều quan trọng là phải phân biệt diện tích bitcell được công bố với mật độ hiệu quả của một macro bộ nhớ hoàn chỉnh. Các bộ khuếch đại cảm biến, bộ giải mã, bộ kích hoạt đường từ, và mạch kiểm tra chiếm thêm diện tích, do đó mức cải thiện ròng về mật độ bộ nhớ đệm có thể sử dụng sẽ thấp hơn so với mức thu nhỏ thuần túy của tế bào. Dù vậy, sự thay đổi theo hướng tích cực sau tám năm đình trệ là đáng kể đối với bất kỳ sản phẩm nào có hiệu năng bị giới hạn bởi dung lượng bộ nhớ trên chip.
Việc mở rộng bộ nhớ đệm hiện nay ảnh hưởng đến kinh tế của chip mạnh mẽ không kém mật độ transistor
Các chip hiệu năng cao hiện đại và chip AI dành một tỷ lệ lớn và ngày càng tăng diện tích của chúng cho SRAM. Khi kích thước ô ngừng thu nhỏ trong khi logic tiếp tục được tối ưu hóa về mật độ, chi phí tương đối của bộ nhớ đệm tăng lên. Xu hướng này đã thúc đẩy các quyết định kiến trúc như xếp chồng bộ nhớ đệm đa die và các kiến trúc bộ nhớ dựa trên chiplet. Một ô nhỏ hơn hơn 19 phần trăm sẽ đảo ngược xu hướng này. Các nhóm thiết kế có thể mở rộng dung lượng bộ nhớ đệm trong ngân sách die cố định hoặc giải phóng diện tích cho các đơn vị tính toán, kết nối hoặc bộ tăng tốc chuyên dụng bổ sung.
Đối với các bộ tăng tốc đào tạo và suy luận AI, SRAM trên chip lớn hơn giúp giảm tần suất các lần truy cập tốn kém đến bộ nhớ ngoài, cải thiện cả thông lượng và hiệu quả năng lượng. Các SoC di động và client cũng hưởng lợi tương tự bằng cách tích hợp nhiều dung lượng L2 hoặc L3 hơn vào các khuôn khổ bị hạn chế về công suất. Tác động kinh tế được khuếch đại bởi chi phí cao của các tấm wafer công nghệ tiên tiến. Ngay cả một sự giảm nhẹ về diện tích silicon cần thiết cho một kích thước bộ nhớ đệm nhất định cũng cải thiện số lượng die tốt trên mỗi tấm wafer hoặc cho phép phân loại linh hoạt hơn. Các chuyên gia ngành nhận xét rằng thời điểm này trùng với sự tăng trưởng liên tục về kích thước mô hình và mức độ di chuyển dữ liệu, khiến cải tiến SRAM trở nên đặc biệt quan trọng đối với các sản phẩm sẽ ra mắt thị trường sau năm 2028.
Full-Node PPA Gains kết hợp các cải tiến logic với mật độ SRAM mới
TSMC định vị A14 là một sự chuyển đổi nút mạng hoàn toàn so với N2. Các mục tiêu chính thức bao gồm tăng 10–15 phần trăm tốc độ ở cùng mức công suất hoặc giảm 25–30 phần trăm công suất ở cùng tốc độ, cùng với mức tăng khoảng 20 phần trăm về mật độ chip tổng thể. Con số mật độ này được thúc đẩy bởi cả các đổi mới trong tế bào tiêu chuẩn logic dưới kiến trúc NanoFlex Pro và sự thu nhỏ tế bào SRAM. Transistor nanosheet thế hệ thứ hai tạo nền tảng, được tinh chỉnh từ các thiết bị thế hệ đầu tiên được giới thiệu trên N2. Các tối ưu hóa chiều cao tế bào tiêu chuẩn và chiều cao track cũng góp phần giảm diện tích. Các tính năng liên quan đến đóng gói cũng là một phần của nền tảng: các lỗ thông qua silicon, lớp phân phối nâng cao hỗ trợ bước nối SoIC 4,5 µm và các tụ điện kim loại-cách điện-kim loại hiệu suất cao.
Các yếu tố này được thiết kế để thuận tiện cho việc tích hợp ở cấp hệ thống đối với các sản phẩm đa die. Sự kết hợp của các tiến bộ ở cấp độ transistor, cấp độ cell và đóng gói là điều TSMC mô tả là sự cải thiện toàn diện về hiệu suất, công suất và diện tích theo từng nút mạng. Các phương tiện thử nghiệm nội bộ sớm đã chứng minh hiệu suất thiết bị đạt gần 90% mục tiêu và tỷ lệ sản xuất SRAM 256 Mb tiến gần 90%, theo các bình luận của công ty trong các cuộc thảo luận về kết quả kinh doanh giữa năm 2026 đã được lặp lại trong các báo cáo gần đây.
Lợi nhuận ở giai đoạn thử nghiệm và sự tham gia của khách hàng cho thấy tiến triển ổn định hướng tới sản xuất rủi ro
Đến giữa năm 2026, TSMC báo cáo rằng các phương tiện thử nghiệm mang tính sản phẩm trên A14 đã đạt khoảng 90% hiệu suất thiết bị mục tiêu và các cấu trúc SRAM 256 Mb cho thấy tỷ lệ sản phẩm đạt gần mức tương tự. Hoạt động hợp tác với khách hàng cho cả ứng dụng điện thoại thông minh và tính toán hiệu năng cao được mô tả là tích cực, với một số công việc thiết kế đang tiến triển nhanh hơn so với lịch trình nội bộ trước đó. Hoạt động sản xuất thử nghiệm đang được tiến hành để xác minh nút mạng và cung cấp silicon cho khách hàng nhằm xác minh thiết kế. Sản xuất rủi ro dự kiến bắt đầu vào năm 2027, với mục tiêu sản xuất hàng loạt vào năm 2028.
Tóm tắt IEDM rõ ràng nêu rằng công nghệ vẫn đang đi đúng lộ trình để đạt mốc sản xuất hàng loạt đó. Các con số về tỷ lệ thành phẩm ở giai đoạn này được đo trên các cấu trúc thử nghiệm tương đối đơn giản chứ không phải sản phẩm đầy đủ của khách hàng, do đó cần thêm quá trình hoàn thiện. Tuy nhiên, các con số được báo cáo và sự vắng mặt của bất kỳ sự chậm trễ lịch trình công khai nào cho thấy chương trình phát triển đã tránh được các trở ngại kỹ thuật lớn cho đến nay. Kế hoạch công suất chỉ ra sự gia tăng đáng kể số wafer được bắt đầu khi sản lượng tăng, với nhiều nhà máy dự kiến sẽ đóng góp.
A14 Vượt Trội So Với Các Nút Mạng Đối Thủ Trong Các Chỉ Số Kích Thước SRAM
Quy trình 18A của Intel đã công bố kích thước ô SRAM mật độ cao là 0,021 µm², con số tương tự mà TSMC đã sử dụng kể từ N5, và mật độ macro lên đến 38,1 Mb/mm² được báo cáo tại một hội nghị trước đó. Samsung chưa công bố dữ liệu kích thước ô tương đương cho các nút mạng gần đây nhất của họ. Nếu ô A14 dưới 0,017 µm² được hiện thực hóa trong sản xuất, TSMC sẽ có lợi thế rõ ràng về mặt số liệu trong diện tích SRAM mật độ cao vào thời điểm năm 2028. Nút mạng 14A tiếp theo của Intel được định vị là cạnh tranh về mật độ tổng thể, tuy nhiên các con số cụ thể về ô SRAM cho quy trình này chưa được công bố.
Sự so sánh vẫn chưa hoàn tất cho đến khi có silicon sản xuất và các đặc tính macro đầy đủ, nhưng lợi thế về hướng đi trong số bitcell đã công bố là rõ ràng. Các khách hàng của nhà máy sản xuất đang đánh giá lộ trình dài hạn cho các thiết kế nặng về bộ nhớ đệm sẽ cân nhắc chỉ số này cùng với hiệu suất, công suất, tỷ lệ sản phẩm đạt yêu cầu và chi phí. Khoảng cách SRAM, nếu duy trì, có thể ảnh hưởng đến các quyết định đối với các sản phẩm yêu cầu các mảng bộ nhớ trên chip lớn.
Các bộ tăng tốc AI sẽ trực tiếp hưởng lợi từ dung lượng SRAM trên chip cao hơn
Các mô hình ngôn ngữ lớn và các tải công việc AI khác tạo ra áp lực lớn lên băng thông và dung lượng bộ nhớ. SRAM trên chip cung cấp bộ lưu trữ có độ trễ thấp nhất và tiêu thụ năng lượng thấp nhất cho các kích hoạt, trọng số và kết quả trung gian. Khi SRAM không thể mở rộng cùng với khả năng tính toán, các bộ tăng tốc trở nên phụ thuộc nhiều hơn vào HBM hoặc DDR bên ngoài, làm tăng cả công suất và độ trễ. Việc giảm hơn 19% diện tích bitcell cho phép các nhà thiết kế либо mở rộng ngân sách SRAM trong cùng một khuôn chip, либо thu hồi diện tích để thêm các đơn vị tính toán hoặc băng thông kết nối cao hơn.
Hiệu ứng là nhân đôi: nhiều bộ nhớ cục bộ hơn sẽ cải thiện việc sử dụng các đơn vị số học sẵn có và giảm chi phí năng lượng trên mỗi thao tác. Thông điệp của TSMC tự thân định vị A14 cho các ứng dụng HPC và AI ngoài các SoC di động. Sự quan tâm ban đầu từ khách hàng trong các phân khúc đó đã được ghi nhận. Kết quả thực tế sẽ phụ thuộc vào mức độ hiệu quả mà các mạch viền được mở rộng và các điện áp, dòng điện cần thiết bởi các macro sản xuất, tuy nhiên, xu hướng thay đổi kích thước ô phù hợp với nhu cầu của thị trường.
Mật độ macro cuối cùng phụ thuộc vào quy mô của mạch hỗ trợ đi kèm với bitcell
Một bitcell nhỏ hơn chỉ là bước đầu tiên. Các macro SRAM hoàn chỉnh bao gồm bộ giải mã địa chỉ, bộ khuếch đại cảm biến, bộ điều khiển ghi, bộ multiplexer cột và logic tự kiểm tra tích hợp. Các khối viền này từ trước đến nay có tốc độ thu nhỏ chậm hơn so với mảng chính. TSMC cho biết việc thu nhỏ theo quy tắc kích thước cho phép mật độ macro cao nhất từng được báo cáo, ngụ ý sự cải thiện đồng thời trong các mạch hỗ trợ. Các nhận xét độc lập đã lưu ý rằng việc giảm chiều cao bit-cell khoảng 16 phần trăm và bố trí viền tối ưu đóng góp vào kết quả tổng thể.
Các nhà thiết kế vẫn phải xác minh rằng tế bào mật độ cao có thể đáp ứng các yêu cầu về thời gian truy cập và điện áp của các cấp bộ nhớ đệm khác nhau. Các bộ nhớ đệm L1 và L2 nhanh thường sử dụng các tế bào lớn hơn, có dòng điện cao hơn so với tế bào mật độ cao nhất được nêu trong các bài báo công nghệ. Con số được công bố do đó đại diện cho giới hạn trên về mật độ, chứ không phải là đảm bảo cho mọi bộ nhớ trên chip. Tuy nhiên, sự sẵn có của một tùy chọn mật độ cao nhỏ hơn đáng kể đã mở rộng không gian thiết kế cho các khối quan trọng về dung lượng.
Các yếu tố đóng gói nâng cao mở rộng phạm vi của nền tảng A14 vượt ra ngoài chip
Mô tả A14 NanoFlex Pro bao gồm một số tính năng đóng gói và tích hợp. Các lỗ thông qua silicon, một lớp phân phối đổi mới hỗ trợ bước nối SoIC 4,5 µm và các tụ MiM hiệu suất cao được liệt kê là các yếu tố hỗ trợ việc mở rộng ở cấp hệ thống. Những yếu tố này giúp tạo ra các cụm đa chip chặt chẽ hơn và cải thiện khả năng cung cấp hoặc cách ly nguồn trong các gói tiên tiến. Đối với các sản phẩm đã kết hợp các chip xử lý với các cụm cache hoặc HBM riêng biệt, bước nối tinh vi hơn và các tùy chọn kết nối cải tiến có thể giảm độ trễ và tăng băng thông giữa các thành phần.
Bản đầu tiên của A14 duy trì việc cung cấp điện ở mặt trước truyền thống; một biến thể sau này với công nghệ Super Power Rail cung cấp điện ở mặt sau dự kiến sẽ ra mắt khoảng một năm sau đó. Các linh kiện máy tính để bàn và trung tâm dữ liệu công suất cao do đó có thể chờ phiên bản cung cấp điện ở mặt sau, trong khi các thiết kế di động và công suất thấp hơn có thể áp dụng nền tảng ban đầu. Đường dẫn bao bì củng cố quan điểm cho rằng A14 là một công nghệ hệ thống chứ không chỉ đơn thuần là một nút mạng mở rộng transistor.
Các mốc rõ ràng kéo dài từ công việc thí điểm hiện tại đến rủi ro sản xuất năm 2027 và khối lượng năm 2028
A14 vẫn đang trong giai đoạn thử nghiệm và đánh giá của khách hàng. Sản xuất rủi ro dự kiến vào năm 2027, tiếp theo là chế tạo hàng loạt vào năm 2028. Tóm tắt IEDM xác nhận mục tiêu sản xuất hàng loạt. Kết quả kiểm tra nội bộ từ giữa năm 2026 cho thấy hiệu suất thiết bị và tỷ lệ sản xuất SRAM đạt gần 90% mục tiêu, cung cấp sự tự tin rằng lịch trình là thực tế. Một số bình luận thị trường đã đồn đoán về khả năng tăng tốc nhẹ, nhưng TSMC chưa chính thức đẩy sớm ngày sản xuất quy mô lớn.
Việc xây dựng cơ sở và lắp đặt công cụ tiếp tục được thực hiện để hỗ trợ việc tăng sản lượng, với công suất dự kiến đạt hàng chục nghìn wafer mỗi tháng khi sản xuất được thiết lập. Thời gian triển khai nhiều năm giúp khách hàng có đủ thời gian để hoàn thành công việc thiết kế, xác minh quy trình và chuẩn bị phần mềm cũng như khả năng hỗ trợ hệ thống. Do đó, các sản phẩm được xây dựng trên A14 rất khó xuất hiện với khối lượng lớn trước năm 2029, mang lại cho ngành một khoảng thời gian dự đoán được để lên kế hoạch xung quanh mật độ và phạm vi hiệu năng mới.
Các kiến trúc bộ nhớ đệm tương lai trong CPU và GPU có thể mở rộng mà không cần tăng kích thước chip tỷ lệ thuận
Với sự sẵn có của tế bào mật độ cao nhỏ hơn, các kiến trúc sư có thể xem xét lại sự cân bằng giữa bộ nhớ L1, L2, L3 và bộ nhớ đệm chuyên dụng. Các bộ nhớ cache cấp cuối lớn hơn trở nên dễ tiếp cận hơn về mặt diện tích silicon, có thể giảm nhu cầu tích hợp đa chip một cách mạnh mẽ chỉ vì lý do dung lượng. Các thiết kế GPU đã dành một diện tích đáng kể cho bộ nhớ cục bộ có thể tăng kích thước bộ đệm hoặc giải phóng transistor để thêm các streaming multiprocessor. Hiệu ứng tổng thể là sự linh hoạt lớn hơn trong việc đánh đổi giữa hiệu suất và chi phí.
Vì các wafer A14 sẽ tiếp tục đắt đỏ, lợi ích kinh tế sẽ rõ ràng nhất ở những sản phẩm trước đây đã chạm giới hạn diện tích. Những người đi đầu trong các phân khúc AI và hiệu năng cao được kỳ vọng sẽ khai thác mật độ bổ sung trước, sau đó là sự áp dụng rộng rãi hơn khi quy trình trưởng thành và chi phí giảm xuống. Khoảng cách tám năm kể từ lần thu nhỏ tế bào có ý nghĩa gần nhất có nghĩa là nhiều phương pháp thiết kế hiện tại được xây dựng dựa trên kích thước tế bào cố định; những phương pháp này hiện sẽ được cập nhật để tận dụng mức cơ sở mới.
Thực tế sản xuất sẽ xác định mức độ sát sao giữa con số silicon và con số hội nghị
Các con số về tế bào bit được đo trên các cấu trúc thử nghiệm được tối ưu hóa trong điều kiện kiểm soát. Các macro sản xuất phải đáp ứng một phạm vi rộng hơn các yêu cầu về điện áp, nhiệt độ và độ tin cậy, đồng thời tồn tại cùng với các transistor logic và hệ thống kết nối phức tạp. Các mạch hỗ trợ, tính năng trùng lặp và các tính năng tăng tỷ lệ sản xuất làm tăng diện tích không được phản ánh trong kích thước tế bào thuần túy. Các tế bào dòng cao được sử dụng cho bộ nhớ đệm yêu cầu tốc độ cao vẫn lớn hơn tế bào mật độ cao nhất. Chi phí wafer sẽ cao trong những năm đầu của nút mạng, do đó chi phí tuyệt đối của bộ nhớ đệm có thể không giảm nhanh bằng tốc độ tăng mật độ.
Những hạn chế này là tiêu chuẩn cho bất kỳ công nghệ quy trình mới nào và không làm giảm tầm quan trọng của việc thu nhỏ được báo cáo. Chúng chỉ đặt kỳ vọng rằng lợi ích toàn diện ở cấp hệ thống sẽ dần xuất hiện khi các nhóm thiết kế, nhà cung cấp IP và kỹ sư quy trình nhà máy tinh chỉnh việc triển khai. Việc theo dõi ảnh thực tế của chip sản phẩm, thông báo mật độ macro và phản hồi của khách hàng sau năm 2028 sẽ cung cấp bằng chứng xác thực cuối cùng.
Phiên December IEDM sẽ cung cấp mô tả kỹ thuật chi tiết đầu tiên về nền tảng
Bài báo có tựa đề “Công nghệ nền tảng A14 CMOS NanoFlex Pro với Nano-sheet thế hệ thứ 2 và lợi ích PPA toàn nút mạng cho các ứng dụng SoC HPC/AI và di động” sẽ được trình bày vào buổi chiều ngày 14 tháng 12 năm 2026. Các tác giả từ TSMC sẽ trình bày các kết quả tế bào SRAM, các tuyên bố về mật độ, các mục tiêu hiệu suất và công suất, cùng các tính năng đóng gói hỗ trợ. Các bài báo hội nghị thường chứa nhiều dữ liệu định lượng, mặt cắt quy trình và đặc trưng điện hơn so với tóm tắt ngắn đã được công bố.
Các bên tham gia ngành sẽ xem xét các con số đo được so với mục tiêu, mức độ biến động của tế bào mới và bất kỳ thảo luận nào về khả năng sẵn sàng sản xuất. Bài thuyết trình cũng sẽ cho phép so sánh trực tiếp với các bài báo cùng thời điểm từ các nhà máy khác. Cho đến buổi thảo luận đó, thông tin hiện có dựa trên tóm tắt, các tuyên bố về lộ trình công ty và các báo cáo thứ cấp nhất quán từ cuối tháng 10 năm 2026. Bài nói tại IEDM do đó là mốc kiểm tra công khai lớn tiếp theo cho câu chuyện A14 SRAM.
Câu hỏi thường gặp
Kích thước được báo cáo của tế bào SRAM mật độ cao A14 là bao nhiêu và nó so sánh như thế nào với các nút mạng trước đó?
Các báo cáo tóm tắt và hỗ trợ của TSMC cho biết bitcell SRAM mật độ cao 6T sẽ có kích thước nhỏ hơn 0,017 µm². Cùng một cell này đã đo được khoảng 0,021 µm² từ quy trình N5 ra mắt năm 2020 đến N3E và N2. Do đó, sự giảm thiểu này vượt quá 19% về diện tích, tương ứng với mức tăng lý thuyết hơn 23% về số lượng cell có thể xếp vừa vào một diện tích silicon nhất định trước khi tính đến chi phí viền.
Khi nào A14 sẽ đạt sản lượng hàng loạt và khi nào các sản phẩm đầu tiên có thể xuất hiện?
Sản xuất hàng loạt nhắm đến năm 2028. Sản xuất rủi ro được lên kế hoạch cho năm 2027. Do khoảng thời gian trễ bình thường giữa việc xác nhận quy trình và hoàn thành thiết kế sản phẩm, việc giao hàng các sản phẩm được xây dựng trên A14 không được kỳ vọng đạt quy mô lớn trước năm 2029.
Hiệu suất và mục tiêu công suất của A14 so với N2 như thế nào?
Ở cùng công suất, A14 dự kiến mang lại tốc độ cao hơn 10–15 phần trăm. Ở cùng tốc độ, mức tiêu thụ điện năng dự kiến giảm 25–30 phần trăm. Mật độ chip tổng thể dự kiến tăng khoảng 20 phần trăm nhờ tác động kết hợp của việc thu nhỏ logic và SRAM.
Việc có một bitcell nhỏ hơn có tự động chuyển thành 19 phần trăm bộ nhớ đệm nhiều hơn trên một con chip hoàn chỉnh không?
Không. Các mạch vi mô xung quanh mảng, bộ giải mã, bộ khuếch đại cảm biến và logic liên quan chiếm thêm diện tích và có thể không giảm tỷ lệ chính xác như nhau. Do đó, lợi ích về mật độ macro ròng sẽ thấp hơn so với mức giảm diện tích ô thô, mặc dù TSMC tuyên bố đạt mật độ macro cao nhất được ghi nhận cho đến nay.
Ô tế bào A14 SRAM so sánh như thế nào với các con số Intel đã công bố?
Ông tế mật độ cao 18A của Intel được liệt kê ở mức 0,021 µm², bằng với kích thước TSMC đã sử dụng kể từ N5. Nếu ô A14 vẫn duy trì dưới 0,017 µm² trong sản xuất, TSMC sẽ có lợi thế về mặt số học trong chỉ số cụ thể này tại thời điểm liên quan.
Tại sao việc tăng kích thước SRAM lại chậm hơn việc tăng kích thước logic trong thời gian dài như vậy?
Ô sáu transistor nhạy cảm với sự biến đổi quy trình, rò rỉ và độ ổn định ở điện áp thấp. Việc duy trì biên độ nhiễu và khả năng ghi đủ trong khi tiếp tục thu nhỏ các transistor đã chứng minh khó khăn hơn so với việc mở rộng các thiết bị logic thuần túy, dẫn đến sự đình trệ kéo dài nhiều năm sau N5.
Thông báo miễn trừ trách nhiệm: Thông tin thị trường chung này, có thể đến từ các nguồn bên thứ ba, thương mại hoặc được tài trợ, được cung cấp chỉ để tham khảo và mục đích giáo dục, không cấu thành lời khuyên tài chính hoặc đầu tư, lời mời chào, đề nghị hoặc bảo đảm. Chúng tôi từ chối mọi trách nhiệm về độ chính xác, đầy đủ, độ tin cậy của nó và bất kỳ tổn thất nào phát sinh. Đầu tư/giao dịch mang tính rủi ro; hiệu suất quá khứ không đảm bảo kết quả trong tương lai. Người dùng nên tự nghiên cứu, đánh giá một cách thận trọng và chịu hoàn toàn trách nhiệm. Để biết thêm chi tiết, vui lòng tham khảo Điều khoản sử dụng và Thông báo rủi ro của KuCoin.
Tuyên bố từ chối trách nhiệm: Trang này được dịch bằng công nghệ AI để thuận tiện cho bạn. Để biết thông tin chính xác nhất, hãy tham khảo bản gốc tiếng Anh.