TSMC का A14 प्रक्रिया एक प्रमुख SRAM सेल आकार में कमी का लक्ष्य रखता है
अर्धचालक निर्माण ने लंबे समय तक SRAM स्केलिंग को एक महत्वपूर्ण लेकिन दृढ़ चुनौती के रूप में देखा है। लगभग पाँच दशकों से, लॉजिक ट्रांजिस्टर विकसित हुए, जबकि ऑन-चिप कैश का गठन करने वाला उच्च-घनत्व छह-ट्रांजिस्टर SRAM बिटसेल लगभग आकार में स्थिर रहा। इस असंतुलन के कारण CPU, GPU और AI त्वरकों के डिजाइनरों को महंगे डाई क्षेत्र के बढ़ते हुए हिस्से को मेमोरी के लिए समर्पित करना पड़ा। 2028 में बड़े पैमाने पर उत्पादन के लिए निर्धारित TSMC का आगामी A14 नोड, इस पैटर्न को तोड़ने के लिए स्थित है। कंपनी के पेपर्स और हाल की उद्योग रिपोर्ट्स से पता चलता है कि उच्च-घनत्व SRAM सेल 0.017 वर्ग माइक्रोमीटर से कम हो जाएगा, जो 2020 में N5 प्रक्रिया के उत्पादन में प्रवेश के बाद से मानक रहे 0.021 µm² सेल से 19 प्रतिशत से अधिक की कमी का प्रतिनिधित्व करता है।
इस उन्नति का विस्तार से वर्णन दिसंबर में NanoFlex Pro प्लेटफॉर्म के तहत 2026 की अंतरराष्ट्रीय इलेक्ट्रॉन उपकरण सम्मेलन में किया जाएगा। आठ साल में पहला महत्वपूर्ण उच्च-घनत्व SRAM सेल श्रिंक, अनुमानित 10–15 प्रतिशत गति वृद्धि या 25–30 प्रतिशत बिजली कमी और N2 के मुकाबले लगभग 20 प्रतिशत अधिक कुल चिप घनत्व प्रदान करके, TSMC की A14 प्रक्रिया AI और उच्च-प्रदर्शन कंप्यूटिंग के कार्यभारों द्वारा चिप पर स्मृति क्षमता और कुशलता पर अभूतपूर्व मांग के समय लॉजिक और कैश स्केलिंग के बीच संतुलन पुनः स्थापित करती है।
आठ वर्षों तक स्थिर SRAM आयामों के कारण नोड्स पर महंगे डिजाइन समझौते किए गए
2020 में N5 के प्रारंभ से लेकर N3 वेरिएंट्स और वर्तमान N2 नैनोशीट पीढ़ी तक, TSMC के उच्च-घनत्व 6T SRAM बिटसेल क्षेत्र लगभग 0.021 µm² के पास स्थिर रहा। लॉजिक घनत्व में लगातार सुधार हुआ, लेकिन अक्सर एक्सेस किए जाने वाले डेटा को स्टोर करने वाली मेमोरी सेल्स उसी अनुपात में संकुचित नहीं हुईं। परिणामस्वरूप, कैश एरे लगातार प्रक्रिया नोड्स पर कुल सिलिकॉन क्षेत्रफल और वेफर लागत का बढ़ता हुआ हिस्सा बनते गए। डिज़ाइनर्स ने अतिरिक्त कैश डाइ स्टैक करके, बड़े अंतिम-स्तर के कैश को अलग, कम लागत वाले चिपलेट्स पर स्थानांतरित करके, या बढ़े हुए ऑफ-चिप मेमोरी ट्रैफ़िक से होने वाले अधिक पावर और लेटेंसी पेनल्टीज़ को स्वीकार करके प्रतिक्रिया दी। AMD के X3D प्रोसेसर्स एक प्रतिक्रिया को दर्शाते हैं: मुख्य कंप्यूट डाइ की घनत्व सीमाओं को सुलझाने के लिए स्टैक किए गए डाइ पर अतिरिक्त L3 क्षमता स्थापित की गई।
जब GPU आर्किटेक्ट और AI एक्सेलरेटर टीमें ऑन-चिप SRAM बफर को बढ़ाने की कोशिश कर रही थीं, जो धीमी बाहरी हाई-बैंडविड्थ मेमोरी पर निर्भरता को कम करते हैं, तो उन्हें समान प्रतिबंधों का सामना करना पड़ा। यह स्थिरता पूर्ण नहीं थी, N2 पर बेहतर बिटलाइन व्यवस्था और पेरिफरी लेआउट के माध्यम से एरे-लेवल घनत्व अभी भी सामान्य रूप से बढ़ा, लेकिन मूल कोशिका आकार अपरिवर्तित रहा। यह लंबा समतल सतह किसी भी वास्तविक बिटसेल क्षेत्र में कमी को रणनीतिक रूप से महत्वपूर्ण बनाता है। 2026 के अंतिम अक्टूबर की रिपोर्ट्स पुष्टि करती हैं कि A14 अंततः संख्या में बदलाव करता है, 0.017 µm² से कम कोशिका को लक्ष्य करता है और इस प्रकार समान फुटप्रिंट में अधिक कैश या कम सिलिकॉन में समान कैश के लिए एक मार्ग पुनः खोलता है।
सटीक बिटसेल क्षेत्र लक्ष्य लंबे समय से चल रहे आधार से 19 प्रतिशत से अधिक की कमी की पुष्टि करते हैं
सार्वजनिक उद्घोषणाएँ और IEDM अमूल्य लेख A14 हाई-डेंसिटी SRAM सेल को 0.017 µm² से कम रखते हैं। N5 से लागू 0.021 µm² के संदर्भ के सापेक्ष, यह कमी 19 प्रतिशत से अधिक है; नए आंकड़े के उच्च सीमा पर आधारित कुछ गणनाएँ सैद्धांतिक सेल-स्तरीय घनत्व लाभ को 23–24 प्रतिशत तक पहुँचने का संकेत देती हैं। TSMC इस सुधार को मुख्य रूप से आयामी ग्राउंड-रूल स्केलिंग के कारण बता रहा है, न कि छह-ट्रांजिस्टर सेल के सम्पूर्ण आर्किटेक्चरल पुनर्डिज़ाइन के। कंपनी यह भी दावा करती है कि परिणामी SRAM मैक्रोज़ अब तक के सबसे उच्चतम घनत्व को प्राप्त करेंगे। ये आंकड़े शिएन-यांग वू और चिह-हाओ चैंग द्वारा लिखित एक पेपर के सारांश में प्रकट होते हैं, जिसका 14 दिसंबर 2026 को प्रस्तुति किए जाने की योजना है।
अक्टूबर 2026 के अंतिम दिनों में कई स्रोतों की स्वतंत्र रिपोर्ट्स एक ही संख्याओं और N5-पीढ़ि के सेल से एक ही तुलना का उल्लेख करती हैं। प्रकाशित बिटसेल क्षेत्र को एक पूर्ण मेमोरी मैक्रो की प्रभावी घनत्व से अलग करना महत्वपूर्ण है। सेंस एम्पलीफायर, डिकोडर, वर्ड-लाइन ड्राइवर और परीक्षण सर्किट्री अतिरिक्त क्षेत्र घेरते हैं, इसलिए उपयोगी कैश घनत्व में शुद्ध सुधार कम होगा जितना कि कच्चे सेल का संकुचन। हालाँकि, आठ साल की स्थिरता के बाद यह दिशात्मक बदलाव किसी भी उत्पाद के लिए महत्वपूर्ण है जिसका प्रदर्शन ऑन-चिप मेमोरी क्षमता द्वारा सीमित है।
कैश स्केलिंग अब ट्रांजिस्टर घनत्व के समान ही डाई इकोनॉमिक्स पर प्रभाव डालती है
आधुनिक उच्च-प्रदर्शन और एआई चिप्स अपने क्षेत्र का एक बड़ा और बढ़ता हुआ हिस्सा SRAM को समर्पित करते हैं। जब सेल आकार संकुचित होना बंद हो जाता है जबकि लॉजिक अभी भी सघन होता रहता है, तो कैश की सापेक्ष लागत बढ़ जाती है। यह गतिशीलता पहले ही मल्टी-डाइ कैश स्टैकिंग और चिपलेट-आधारित मेमोरी हाइरार्की जैसे आर्किटेक्चरल निर्णयों को प्रेरित कर चुकी है। एक 19 प्रतिशत से अधिक छोटा सेल इस प्रवृत्ति को उलट देता है। डिज़ाइन टीमें या तो एक निश्चित डाइ बजट के भीतर कैश क्षमता को बढ़ा सकती हैं या अतिरिक्त कंप्यूट, इंटरकनेक्ट, या विशेषज्ञ त्वरकों के लिए क्षेत्र मुक्त कर सकती हैं।
AI ट्रेनिंग और इन्फरेंस एक्सेलरेटर्स के लिए, बड़ा ऑन-चिप SRAM बाहरी मेमोरी तक महंगी यात्राओं की आवृत्ति को कम करता है, जिससे थ्रूपुट और ऊर्जा कुशलता दोनों में सुधार होता है। मोबाइल और क्लाइंट SoCs भी शक्ति सीमित फुटप्रिंट में अधिक L2 या L3 क्षमता को समाहित करके समान लाभ प्राप्त करते हैं। आर्थिक प्रभाव अग्रणी वेफर्स की उच्च लागत के कारण बढ़ जाता है। एक निश्चित कैश साइज़ के लिए आवश्यक सिलिकॉन क्षेत्र में थोड़ा सा कमी होने से प्रति वेफर अच्छे डाइज़ की संख्या में सुधार होता है या अधिक आक्रमणशील बिनिंग संभव होती है। उद्योग पर्येक्षकों का मानना है कि इस समयबद्धता मॉडल के आकार और डेटा-संचलन तीव्रता में निरंतर वृद्धि के साथ समानांतर है, जिससे 2028 के बाद बाजार में प्रवेश करने वाले उत्पादों के लिए SRAM सुधार विशेष रूप से प्रासंगिक होता है।
फुल-नोड PPA गेन्स में नए SRAM घनत्व के साथ संयोजन तर्क सुधार शामिल हैं
TSMC ने A14 को N2 के सापेक्ष एक पूर्ण नोड संक्रमण के रूप में स्थित किया है। आधिकारिक लक्ष्यों में समान शक्ति पर 10–15 प्रतिशत की गति में वृद्धि या समान गति पर 25–30 प्रतिशत की शक्ति में कमी, साथ ही कुल चिप घनत्व में लगभग 20 प्रतिशत की वृद्धि शामिल है। घनत्व का आंकड़ा NanoFlex Pro आर्किटेक्चर के तहत लॉजिक स्टैंडर्ड-सेल नवाचारों और SRAM सेल के संकुचन द्वारा प्रेरित है। द्वितीय-पीढ़ी के नैनोशीट ट्रांजिस्टर, N2 पर पेश किए गए प्रथम-पीढ़ी के उपकरणों से सुधारित, आधार बनाते हैं। स्टैंडर्ड-सेल ऊँचाई और ट्रैक-ऊँचाई अनुकूलन भी क्षेत्र में कमी में योगदान करते हैं। पैकेजिंग-संबंधी विशेषताएँ भी प्लेटफॉर्म का हिस्सा हैं: सिलिकॉन के माध्यम से विया, 4.5 µm SoIC बॉन्ड पिच को समर्थन देने वाला एक उन्नत पुनर्वितरण परत, और उच्च-प्रदर्शन धातु-इंसुलेटर-धातु संधारित्र।
इन तत्वों का उद्देश्य बहु-डाइ उत्पादों के लिए सिस्टम-स्तरीय एकीकरण को सुगम बनाना है। ट्रांजिस्टर-स्तरीय, सेल-स्तरीय और पैकेजिंग में उन्नतियों के संयोजन को TSMC एक पूर्ण-नोड बिजली-प्रदर्शन-क्षेत्र में सुधार के रूप में वर्णित करता है। कंपनी के 2026 के मध्य में आय चर्चाओं में दिए गए टिप्पणियों के अनुसार, जिन्हें हाल की रिपोर्टिंग में दोहराया गया है, प्रारंभिक आंतरिक परीक्षण वाहनों ने पहले ही लक्ष्य के लगभग 90 प्रतिशत के निकट उपकरण प्रदर्शन और 256 Mb SRAM के उत्पादन दर के 90 प्रतिशत के करीब प्रदर्शन साबित कर दिया है।
पायलट-चरण के लाभ और ग्राहक संलग्नता जोखिम उत्पादन की ओर स्थिर प्रगति को दर्शाती हैं
2026 के मध्य तक, TSMC ने रिपोर्ट किया कि A14 पर उत्पाद-जैसे टेस्ट वाहनों ने लक्ष्यित डिवाइस प्रदर्शन का लगभग 90 प्रतिशत हासिल कर लिया है और 256 Mb SRAM संरचनाओं में उत्पादन दर उसी स्तर के करीब थी। स्मार्टफोन और हाई-परफॉर्मेंस कंप्यूटिंग अनुप्रयोगों के लिए ग्राहक सहभागिता सक्रिय के रूप में वर्णित की गई है, जिसमें कुछ डिज़ाइन कार्य पहले से अंतर्निहित अनुसूची से आगे बढ़ रहे हैं। नोड की पुष्टि और ग्राहकों को डिज़ाइन पुष्टि के लिए सिलिकॉन प्रदान करने के उद्देश्य से पायलट उत्पादन गतिविधि चल रही है। जोखिम उत्पादन 2027 के लिए निर्धारित है, और उच्च-आयतन उत्पादन 2028 के लिए लक्ष्यित है।
IEDM अस्त्रांकन स्पष्ट रूप से बताता है कि तकनीक उस मात्रा-उत्पादन तिथि के लिए अभी भी योजनाबद्ध है। इस चरण पर उत्पादन दरें तुलनात्मक रूप से सरल परीक्षण संरचनाओं पर मापी जाती हैं, न कि पूर्ण ग्राहक उत्पादों पर, इसलिए आगे का परिपक्वता का विकास आवश्यक होगा। हालाँकि, रिपोर्ट किए गए आंकड़े और सार्वजनिक अनुसूची में कोई देरी न होना यह सुझाव देता है कि विकास कार्यक्रम अब तक प्रमुख तकनीकी बाधाओं से बच गया है। क्षमता योजनाबद्धता से पता चलता है कि मात्रा में वृद्धि होने पर महत्वपूर्ण वेफर प्रारंभ होंगे, जिसमें कई fabs के योगदान की उम्मीद है।
A14, SRAM स्केलिंग मेट्रिक्स में प्रतिद्वंद्वी नोड्स से आगे निकल गया
इंटेल की 18A प्रक्रिया ने 0.021 µm² के उच्च-घनत्व SRAM सेल आकार को सार्वजनिक रूप से प्रकाशित किया है, जो वही आंकड़ा है जिसका TSMC N5 से लेकर उपयोग कर रहा है, और एक पिछले सम्मेलन में रिपोर्ट किए गए 38.1 Mb/mm² की मैक्रो घनत्व। सैमसंग ने अपनी सबसे हालिया नोड्स के लिए तुलनात्मक सेल-आकार डेटा जारी नहीं किया है। यदि A14 सेल 0.017 µm² से कम को उत्पादन में प्राप्त किया जाता है, तो 2028 के समय सीमा पर TSMC के पास उच्च-घनत्व SRAM क्षेत्र में स्पष्ट संख्यात्मक बढ़त होगी। इंटेल की अगली 14A नोड समग्र घनत्व पर प्रतिस्पर्धी होने के लिए स्थित है, हालांकि उस प्रक्रिया के लिए विशिष्ट SRAM सेल के आंकड़े अभी तक प्रकाशित नहीं किए गए हैं।
तुलना तब तक अपूर्ण रहेगी जब तक उत्पादन सिलिकॉन और पूर्ण मैक्रो विशेषताएँ प्रकट नहीं हो जातीं, लेकिन प्रकाशित बिटसेल संख्या में दिशात्मक लाभ स्पष्ट है। कैश-भारी डिजाइन के लिए दीर्घकालिक रोडमैप का मूल्यांकन करने वाले फाउंड्री ग्राहक इस मापदंड को प्रदर्शन, शक्ति, उत्पादन दर और लागत के साथ तुलना करेंगे। यदि SRAM अंतर बना रहता है, तो इससे बड़े ऑन-चिप मेमोरी एरे की आवश्यकता वाले उत्पादों के लिए निर्णय प्रभावित हो सकते हैं।
AI त्वरकों को उच्च ऑन-चिप SRAM क्षमता से सीधे लाभ होगा
बड़े भाषा मॉडल और अन्य एआई कार्यभार मेमोरी बैंडविड्थ और क्षमता पर तीव्र दबाव डालते हैं। ऑन-चिप SRAM सक्रियताओं, वजन और आंतरिक परिणामों के लिए सबसे कम लेटेंसी और सबसे कम ऊर्जा वाला स्टोरेज प्रदान करता है। जब यह SRAM कंप्यूट के साथ स्केल नहीं हो पाता, तो एक्सेलरेटर्स बाहरी HBM या DDR पर अधिक निर्भर हो जाते हैं, जिससे बिजली और लेटेंसी दोनों बढ़ जाती है। बिटसेल क्षेत्र में 19 प्रतिशत से अधिक की कमी डिजाइनर्स को एक ही डाई आउटलाइन के भीतर SRAM बजट को बढ़ाने की अनुमति देती है या अतिरिक्त कंप्यूट यूनिट्स या उच्चतर इंटरकनेक्ट बैंडविड्थ के लिए क्षेत्र पुनः प्राप्त करने की सुविधा प्रदान करती है।
प्रभाव गुणात्मक है: अधिक स्थानीय स्मृति उपलब्ध अंकगणितीय इकाइयों के उपयोग में सुधार करती है और प्रति संचालन ऊर्जा लागत को कम करती है। TSMC का अपना संदेश A14 को मोबाइल SoCs के अलावा HPC और AI अनुप्रयोगों के लिए स्थित करता है। उन खंडों में प्रारंभिक ग्राहक रुचि पहले ही नोट की जा चुकी है। व्यावहारिक परिणाम इस बात पर निर्भर करेगा कि परिधि सर्किट कितनी कुशलता से स्केल होते हैं और उत्पादन मैक्रोज़ द्वारा आवश्यक वोल्टेज और धाराएँ क्या हैं, फिर भी सेल-आकार में बदलाव की दिशा बाजार की आवश्यकताओं के साथ संगत है।
मैक्रो घनत्व अंततः बिटसेल के साथ समर्थन करने वाले सर्किट्री के स्केलिंग पर निर्भर करता है
एक छोटा बिटसेल केवल पहला कदम है। पूर्ण SRAM मैक्रो में पता डिकोडर, सेंस एम्प्लीफायर, राइट ड्राइवर, कॉलम मल्टीप्लेक्सर और बिल्ट-इन सेल्फ-टेस्ट लॉजिक शामिल होते हैं। इन पेरिफरी ब्लॉक्स का पहले से ही सरणी की तुलना में धीमी स्केलिंग हुई है। TSMC का कहना है कि आयामी ग्राउंड-रूल स्केलिंग तकनीक अब तक की सबसे उच्च मैक्रो घनत्व प्राप्त करने में सक्षम है, जिससे समर्थन करने वाली सर्किट्री में समान सुधार का संकेत मिलता है। स्वतंत्र टिप्पणियों ने यह नोट किया है कि लगभग 16 प्रतिशत की बिट-सेल ऊंचाई में कमी और अनुकूलित पेरिफरी लेआउट पूरे परिणाम में योगदान देते हैं।
डिजाइनर्स को अभी भी यह सत्यापित करना होगा कि हाई-डेंसिटी सेल विभिन्न कैश स्तरों की एक्सेस-टाइम और वोल्टेज आवश्यकताओं को पूरा कर सकता है। तेज L1 और L2 कैश अक्सर तकनीकी पेपर्स में उल्लिखित सबसे घने हाई-डेंसिटी सेल की तुलना में बड़े, उच्च-करंट सेल का उपयोग करते हैं। इसलिए प्रकाशित संख्या प्रत्येक चिप पर मेमोरी उदाहरण के लिए एक गारंटी नहीं, बल्कि घनत्व पर एक उच्चतम सीमा को दर्शाती है। हालाँकि, एक अर्थपूर्ण रूप से छोटे हाई-डेंसिटी विकल्प की उपलब्धता क्षमता-महत्वपूर्ण ब्लॉक्स के लिए डिजाइन स्पेस को विस्तारित करती है।
एडवांस्ड पैकेजिंग तत्व A14 प्लेटफॉर्म की पहुंच को डाई से परे बढ़ाते हैं
A14 NanoFlex Pro का विवरण कई पैकेजिंग और एकीकरण सुविधाओं को शामिल करता है। सिलिकॉन के माध्यम से वियास, एक नवीन पुनर्वितरण परत जो 4.5 µm SoIC बॉन्ड पिच का समर्थन करती है, और उच्च-प्रदर्शन MiM कैपेसिटर्स सिस्टम-स्तरीय स्केलिंग के लिए सक्षमताएँ के रूप में सूचीबद्ध हैं। ये तत्व उन्नत पैकेजों के भीतर संकीर्ण बहु-डाइ संगठनों और बेहतर बिजली आपूर्ति या डिकपलिंग को सुगम बनाते हैं। जिन उत्पादों में पहले से ही कंप्यूट डाइ को अलग कैश या HBM स्टैक्स के साथ मिलाया गया है, उनके लिए सूक्ष्मतर बॉन्ड पिच और बेहतर इंटरकनेक्ट विकल्प घटकों के बीच लेटेंसी को कम कर सकते हैं और बैंडविड्थ बढ़ा सकते हैं।
A14 का पहला संस्करण पारंपरिक फ्रंट-साइड पावर डिलीवरी को बनाए रखता है; एक बाद का सुपर पावर रेल बैकसाइड-पावर वेरिएंट लगभग एक साल बाद आने की उम्मीद है। इसलिए, हाई-पावर डेस्कटॉप और डेटा-सेंटर पार्ट्स बैकसाइड-पावर संशोधन का इंतजार कर सकते हैं, जबकि मोबाइल और लो-पावर डिज़ाइन प्रारंभिक प्लेटफॉर्म को अपना सकते हैं। पैकेजिंग रोडमैप A14 को केवल ट्रांजिस्टर-स्केलिंग नोड के रूप में नहीं, बल्कि एक सिस्टम तकनीक के रूप में देखने की दृष्टि को मजबूत करता है।
वर्तमान पायलट कार्य से लेकर 2027 तक जोखिम उत्पादन और 2028 तक आयतन तक स्पष्ट मील के पत्थर फैले हुए हैं
A14 अभी पायलट और ग्राहक मूल्यांकन चरण में है। जोखिम उत्पादन 2027 के लिए योजनाबद्ध है, इसके बाद 2028 में आयतन उत्पादन होगा। IEDM सारांश आयतन उत्पादन लक्ष्य की पुष्टि करता है। मध्य-2026 के आंतरिक परीक्षण परिणामों में डिवाइस प्रदर्शन और SRAM उत्पादन क्षमता लक्ष्य के लगभग 90 प्रतिशत तक पहुंच गई, जिससे यह विश्वास मिलता है कि अनुसूची वास्तविक है। कुछ बाजार टिप्पणियों में संभावित मामूली त्वरण की बात की गई है, लेकिन TSMC ने अभी तक उच्च-आयतन की तारीख को आगे नहीं बढ़ाया है।
रैम्प के समर्थन में फैब निर्माण और उपकरण स्थापना जारी है, और उत्पादन स्थापित होने के बाद क्षमता महीने में दर्ज़नों हज़ार वेफर्स तक पहुँचने की उम्मीद है। बहु-वर्षीय रनवे ग्राहकों को डिज़ाइन कार्य पूरा करने, प्रक्रिया को क्वालिफाई करने, और सॉफ़्टवेयर और सिस्टम एनेबलमेंट तैयार करने का समय देता है। इसलिए A14 पर बनाए गए उत्पाद 2029 से पहले मात्रा में दिखने की संभावना नहीं है, जिससे उद्योग को नई घनत्व और प्रदर्शन सीमा के चारों ओर योजना बनाने के लिए एक भविष्यवाणीय समय सीमा मिलती है।
सीपीयू और जीपीयू में भविष्य की कैश हाइरार्की बिना अनुपातिक डाई वृद्धि के विस्तारित की जा सकती हैं
छोटे उच्च घनत्व वाले सेल की उपलब्धता के साथ, आर्किटेक्ट L1, L2, L3 और विशेष स्क्रैचपैड मेमोरी के बीच संतुलन को पुनः विचार कर सकते हैं। सिलिकॉन क्षेत्र के संदर्भ में बड़े अंतिम स्तर के कैश अधिक सस्ते हो जाते हैं, जिससे केवल क्षमता के कारण एग्रेसिव मल्टी-डाइ स्टैकिंग की आवश्यकता कम हो सकती है। जो GPU डिज़ाइन पहले से ही स्थानीय मेमोरी के लिए बड़ा क्षेत्र आवंटित करते हैं, वे बफर आकार बढ़ा सकते हैं या अतिरिक्त स्ट्रीमिंग मल्टीप्रोसेसर के लिए ट्रांजिस्टर मुक्त कर सकते हैं। परिणामस्वरूप, प्रदर्शन बनाम लागत के व्यापार में अधिक लचीलापन होता है।
चूंकि A14 वेफर्स महंगे बने रहेंगे, आर्थिक लाभ सबसे स्पष्ट रूप से उन उत्पादों में दिखाई देगा जिन्होंने पहले कठिन क्षेत्र सीमाओं को छू लिया था। AI और हाई-परफॉर्मेंस सेगमेंट में पहले उपयोगकर्ताओं की उम्मीद है कि वे पहले अतिरिक्त घनत्व का फायदा उठाएंगे, इसके बाद प्रक्रिया परिपक्व होने और लागत में कमी के साथ सामान्य अपनाया जाएगा। पिछले महत्वपूर्ण सेल श्रिंक के बाद से आठ साल का अंतर होने के कारण, कई मौजूदा डिज़ाइन विधियाँ स्थिर सेल आकार के चारों ओर बनाई गई थीं; ये विधियाँ अब नए आधार का लाभ उठाने के लिए अपडेट की जाएंगी।
उत्पादन की वास्तविकताएँ यह निर्धारित करेंगी कि सिलिकॉन कॉन्फ्रेंस संख्याओं के कितने करीब है
कॉन्फ्रेंस बिटसेल आंकड़े नियंत्रित परिस्थितियों में अनुकूलित परीक्षण संरचनाओं पर मापे जाते हैं। उत्पादन मैक्रोज़ को लॉजिक ट्रांजिस्टर्स और जटिल इंटरकनेक्ट के साथ सहअस्तित्व बनाए रखते हुए वोल्टेज, तापमान और विश्वसनीयता की एक व्यापक श्रेणी की आवश्यकताओं को पूरा करना होगा। सहायता सर्किट, प्रतिरक्षण और उत्पादन वृद्धि सुविधाएँ ऐसा क्षेत्र जोड़ती हैं जो शुद्ध सेल आकार में प्रतिबिंबित नहीं होता। गति-महत्वपूर्ण कैश के लिए उपयोग किए जाने वाले उच्च-धारा सेल सबसे सघन उच्च-घनत्व सेल से बड़े रहते हैं। नोड के प्रारंभिक वर्षों में वेफर लागत उच्च होगी, इसलिए कैश की निरपेक्ष लागत घनत्व के बढ़ने की तुलना में इतनी तेज़ी से कम नहीं हो सकती।
ये सावधानियाँ किसी भी नई प्रक्रिया तकनीक के लिए मानक हैं और रिपोर्ट किए गए श्रिंक के महत्व को कम नहीं करतीं। वे केवल इस बात की उम्मीद बनाती हैं कि पूर्ण सिस्टम-स्तरीय लाभ धीरे-धीरे उभरेगा, जब डिज़ाइन टीमें, IP प्रदाता और फाउंड्री प्रक्रिया इंजीनियर इसके कार्यान्वयन को सुधारेंगे। 2028 के बाद वास्तविक उत्पाद डाई फोटोग्राफ, मैक्रो घनत्व के प्रकटीकरण और ग्राहक टिप्पणियों का निरीक्षण अंतिम पुष्टि प्रदान करेगा।
दिसंबर की IEDM सत्र प्लेटफॉर्म का पहला विस्तृत तकनीकी वर्णन प्रदान करेगी
14 दिसंबर 2026 को दोपहर को “A14 CMOS NanoFlex Pro प्लेटफॉर्म तकनीक जिसमें 2nd जनरेशन Nano-sheet और HPC/AI और मोबाइल SoC अनुप्रयोगों के लिए पूर्ण नोड PPA लाभ” शीर्षक से पेपर प्रस्तुत किया जाएगा। TSMC के लेखक SRAM सेल परिणाम, घनत्व दावे, प्रदर्शन और बिजली लक्ष्य, और समर्थक पैकेजिंग सुविधाएँ प्रस्तुत करेंगे। सामान्यतः सम्मेलन पेपर में पहले से जारी छोटे सारांश की तुलना में अधिक मात्रात्मक डेटा, प्रक्रिया क्रॉस-सेक्शन, और विद्युत विशेषताएँ होती हैं।
उद्योग के हिस्सेदार नापे गए और लक्ष्यित आंकड़ों, नए सेल की विविधता, और उत्पादन तैयारी के बारे में किसी भी चर्चा की जांच करेंगे। प्रस्तुति अन्य फाउंड्रियों से समानांतर पेपर्स के साथ सीधी तुलना की अनुमति भी देगी। उस सत्र तक, उपलब्ध जानकारी अमूल्य, कंपनी के मार्गदर्शन कथनों, और अक्टूबर 2026 के अंत से लगातार दूसरे स्रोतों से प्रतिवेदन पर आधारित है। इसलिए IEDM की बातचीत A14 SRAM की कहानी के लिए अगला प्रमुख सार्वजनिक चेकपॉइंट है।
अक्सर पूछे जाने वाले प्रश्न
A14 हाई-डेंसिटी SRAM सेल का रिपोर्ट किया गया आकार क्या है और यह पिछले नोड्स की तुलना में कैसा है?
TSMC के अमूर्त और समर्थक रिपोर्ट्स में बताया गया है कि हाई-डेंसिटी 6T SRAM बिटसेल का माप 0.017 µm² से कम होगा। इसी सेल का माप 2020 में पेश किए गए N5 प्रक्रिया से लेकर N3E और N2 तक लगभग 0.021 µm² रहा है। इसलिए क्षेत्रफल में 19 प्रतिशत से अधिक की कमी हुई है, जो परिधि ओवरहेड को ध्यान में नहीं रखते हुए एक निश्चित सिलिकॉन क्षेत्र में फिट होने वाले सेल्स की संख्या में 23 प्रतिशत से अधिक के सैद्धांतिक वृद्धि के समान है।
A14 कब वॉल्यूम उत्पादन तक पहुँचेगा और पहले उत्पाद कब दिखाई दे सकते हैं?
वॉल्यूम उत्पादन का लक्ष्य 2028 है। जोखिम उत्पादन की योजना 2027 के लिए है। प्रक्रिया योग्यता और उत्पाद डिजाइन पूर्ण होने के बीच सामान्य देरी के कारण, A14 पर बनाए गए उत्पादों की मात्रात्मक डिलीवरी 2029 से पहले नहीं उम्मीद की जाती है।
A14 के प्रदर्शन और शक्ति लक्ष्य N2 के साथ कैसे तुलना करते हैं?
एक ही शक्ति पर, A14 को 10–15 प्रतिशत अधिक गति प्रदान करने का अनुमान है। एक ही गति पर, बिजली की खपत 25–30 प्रतिशत घटने का अनुमान है। तार्किक और SRAM स्केलिंग के संयुक्त प्रभावों के माध्यम से समग्र चिप घनत्व में लगभग 20 प्रतिशत की वृद्धि की उम्मीद है।
क्या एक छोटा बिटसेल स्वतः एक पूर्ण चिप पर 19 प्रतिशत अधिक कैश का अनुवाद करता है?
नहीं। ऐरे के चारों ओर के पेरिफरल सर्किट, डिकोडर, सेंस एम्प्लीफायर और संबंधित लॉजिक अतिरिक्त क्षेत्र घेरते हैं और वे सटीक रूप से समान दर से स्केल नहीं हो सकते। इसलिए नेट मैक्रो घनत्व लाभ कम होगा, हालांकि TSMC द्वारा अब तक का सबसे उच्च मैक्रो घनत्व दावा किया गया है।
A14 SRAM सेल Intel के खुलासा किए गए आंकड़ों की तुलना में कैसा है?
इंटेल की 18A उच्च घनत्व सेल को 0.021 µm² पर सूचीबद्ध किया गया है, जो TSMC द्वारा N5 से उपयोग किए जाने वाले आकार के बराबर है। यदि A14 सेल उत्पादन में 0.017 µm² से कम रहता है, तो संबंधित समयावधि में TSMC उस विशिष्ट मापदंड में संख्यात्मक लाभ रखेगा।
SRAM स्केलिंग लॉजिक स्केलिंग के लिए इतने लंबे समय तक क्यों पिछड़ गई?
छह ट्रांजिस्टर सेल प्रक्रिया विचलन, लीकेज और कम वोल्टेज पर स्थिरता के प्रति संवेदनशील है। ट्रांजिस्टर्स को छोटा करते रहते हुए पर्याप्त शोर मार्जिन और लिखने की क्षमता बनाए रखना पारंपरिक लॉजिक डिवाइसों के स्केलिंग की तुलना में अधिक कठिन साबित हुआ है, जिससे N5 के बाद देखी गई बहु-वर्षीय स्थिरता उत्पन्न हुई है।
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