Ang proseso ng TSMC na A14 ay naglalayong mabawasan nang malaki ang laki ng SRAM cell
Ang paggawa ng semiconductor ay mahigit sa isang dekada ang nagtratrabaho sa pag-scaled ng SRAM bilang isang kritikal ngunit matitigas na hamon. Sa higit sa kalahating dekada, ang mga logic transistor ay umunlad habang ang mataas na density na anim-transistor SRAM bitcell na bumubuo sa mga cache sa loob ng chip ay nanatiling parehong laki. Ang hindi pagkakapantay na ito ay pinalalaki ang mga disenyo ng CPU, GPU, at AI accelerators upang mag-ala ng mas malaking bahagi ng mahal na die area para sa memorya. Ang darating na A14 node ng TSMC, na jadwal para sa mass production noong 2028, ay inihahanda upang sirain ang pattern. Ang mga papel ng kumpanya at mga bagong ulat sa industriya ay nagpapakita na ang mataas na density na SRAM cell ay bababa sa ilalim ng 0.017 square micrometers, na nagpapakita ng pagbawas ng higit sa 19 porsyento mula sa halos 0.021 µm² na cell na naging standard mula nang magsimula ang produksyon ng N5 process noong 2020.
Ang pag-unlad ay ipapaliwanag sa 2026 International Electron Devices Meeting noong Disyembre sa ilalim ng NanoFlex Pro platform. Sa pagbibigay ng unang makabuluhang pagpapaliit ng high-density SRAM cell sa loob ng walong taon kasama ang inaasahang 10–15 porsiyento pagtaas ng bilis o 25–30 porsiyento pagbawas ng enerhiya at humigit-kumulang 20 porsiyento mas mataas na kabuuang densidad ng chip kumpara sa N2, ang proseso na A14 ng TSMC ay bumabalik sa balanse sa pagitan ng logic at cache scaling sa isang panahon kung kailan ang AI at mga workload sa high-performance computing ay naglalagay ng hindi kailangang hiling sa kapasidad at efiensiya ng on-chip memory.
Walong Taon ng Fixed SRAM Dimensions ang Nagdulot ng Mga Mahal na Disenyong Kompromiso sa Lahat ng Nodes
Mula sa pagpapakilala ng N5 noong 2020 patungo sa mga variant ng N3 at ang kasalukuyang henerasyon ng N2 nanosheet, nanatiling nakaputol sa halos 0.021 µm² ang lugar ng 6T SRAM bitcell ng TSMC na mataas na density. Patuloy na nag-improve ang logic density, ngunit hindi nag-reduce nang proporsyonal ang mga memory cell na nag-iimbak ng madalas na ina-access na data. Bilang resulta, ang mga cache array ay kumukuha ng lalong malaking bahagi ng kabuuang lugar ng silikon at gastos sa wafer sa bawat susunod na process node. Sumagot ang mga designer sa pamamagitan ng pag-stack ng karagdagang cache dies, paglilipat ng mas malalaking last-level caches sa hiwalay, mas mura pang chiplets, o pagtanggap sa mas mataas na power at latency penalties mula sa pagtaas ng off-chip memory traffic. Ipapakita ng AMD’s X3D processors ang isang tugon: karagdagang L3 capacity na isinasaayos sa isang stacked die upang tugunan ang density limitations ng pangunahing compute die.
Kinaharap ng mga arkitekto ng GPU at mga koponan ng AI accelerator ang magkaparehong pagtatakda habang sinusubukang palakasin ang mga buffer ng on-chip SRAM na nagbabawas sa pagkakadepende sa mas mabagal na eksternal na high-bandwidth memory. Ang pagkakapigil ay hindi ganap, tumataas pa rin nang kaunti ang density sa antas ng array sa pamamagitan ng mas mabuting organisasyon ng bitline at periphery layout sa N2, ngunit nanatiling hindi nagbago ang pangunahing laki ng cell. Ang mahabang pagpapahinga ay ginawa ang anumang tunay na pagbabawas sa laki ng bitcell na mahalaga sa estratehiya. Ang mga ulat mula sa huling bahagi ng Oktubre 2026 ay nagpapatotoo na ang A14 ay naglalakad na sa numero, naglalayon ng cell na mas maliit kaysa sa 0.017 µm² at kaya ay bumabalik sa daan para sa higit pang cache sa parehong footprint o parehong cache sa mas kaunting silikon.
Tiyak na Mga Layunin sa Bitcell Area ay Nagpapatotoo sa Pagbawas na Higit sa 19 Porsyento mula sa Matagal nang Baseline
Ang mga pagsasahayag sa publiko at ang IEDM abstract ay naglalagay ng A14 high-density SRAM cell sa mas mababa sa 0.017 µm². Kumpara sa 0.021 µm² na reference na ginagamit mula pa noong N5, ang pagbawas ay hihigit sa 19 porsyento; ilang kalkulasyon batay sa upper bound ng bagong figure ay nagpapakita ng teoretikal na pagtaas ng density sa antas ng cell na umaabot sa 23–24 porsyento. Ikinukredito ni TSMC ang pagpapabuti sa pag-scaled ng mga dimensiyonal na ground-rule kaysa sa isang buong pagbabago ng arkitektura ng six-transistor cell mismo. Ayon din sa kumpanya, ang mga resultang SRAM macros ay makakamit ng pinakamataas na density na nakarehistro hanggang ngayon. Ang mga numero na ito ay makikita sa abstract ng isang papel na sinulat ni Shien-Yang Wu at Chih-Hao Chang at iskedyul na ipresenta noong 14 Disyembre 2026.
Mga independiyenteng ulat mula sa maraming midyum sa huling mga araw ng Oktubre 2026 ay tuloy-tuloy na binanggit ang mga parehong numero at parehong paghahambing sa cell ng N5-era. Mahalaga na makilala ang publikong bitcell area mula sa epektibong density ng isang tapos na memorya macro. Ang mga sense amplifier, decoder, word-line driver, at test circuitry ay nag-aakop ng karagdagang lugar, kaya ang net improvement sa usable cache density ay mas mababa kaysa sa raw cell shrink. Kahit paano, ang direksyonal na pagbabago pagkatapos ng walong taon ng stasis ay malaki para sa anumang produkto kung saan ang performance ay limitado ng on-chip memory capacity.
Ang Cache Scaling ay nagiging malakas na nakakaapekto sa ekonomiks ng die tulad ng transistor density mismo
Ang mga modernong high-performance at AI chips ay nagdededikasyon ng malaking at patuloy na tumataas na bahagi ng kanilang lugar sa SRAM. Kapag tumigil na ang pagpapaliit ng cell habang patuloy ang pagdudensidad ng logic, tumataas ang relatibong gastos ng cache. Ang dinamikang ito ay nagsilbing dahilan para sa mga desisyon sa arkitektura tulad ng multi-die cache stacking at chiplet-based memory hierarchies. Ang isang cell na 19 porsyento mas maliit ay nagbabalik-tanaw sa trend. Maaaring magpalawak ang mga design team sa kapasidad ng cache sa loob ng fixed die budget o malaya ang lugar para sa karagdagang compute, interconnect, o mga espesyalisadong accelerator.
Para sa mga accelerator para sa pag-train at pag-infer ng AI, mas malaking on-chip SRAM ay nagbabawas sa kahalagahan ng mga paglalakbay patungo sa panlabas na memorya, na nagpapabuti sa throughput at enerhiyang epektibidad. Ang mga mobile at client SoC ay nakikinabang nang pareho sa pamamagitan ng pagpapalakas ng mas maraming L2 o L3 capacity sa mga footprint na may limitadong kapangyarihan. Ang ekonomikong epekto ay pinapalakas ng mataas na gastos ng mga wafer ng pinakamataas na teknolohiya. Kahit isang maliit na pagbawas sa sukat ng silicon na kailangan para sa isang partikular na cache size ay nagpapabuti sa bilang ng magagandang dies bawat wafer o nagpapahintulot sa mas agresibong pagbabahagi. Tinitingnan ng mga obserbador sa industriya na ang panahon ay tumutugma sa patuloy na paglago sa laki ng mga modelo at intensidad ng paggalaw ng data, na ginagawang lubos na may kinalaman ang pagpapabuti ng SRAM para sa mga produkto na papasok sa merkado pagkatapos ng 2028.
Ang Full-Node PPA ay nagtataglay ng mga pagpapabuti sa Combine Logic kasama ang bagong SRAM Density
Ang mga posisyon ng TSMC ang A14 bilang isang kompletong paglipat sa node kumpara sa N2. Ang opisyal mga layunin ay kasama ang 10–15 porsyento pagtaas sa bilis sa parehong kapangyarihan o 25–30 porsyento pagbaba sa kapangyarihan sa parehong bilis, kasama ang halos 20 porsyento pagtaas sa kabuuang chip density. Ang figure ng density ay dinudulot ng parehong mga inobasyon sa logic standard-cell sa ilalim ng NanoFlex Pro architecture at ang pagkabawas ng SRAM cell. Ang pangalawang henerasyon nanosheet transistor ay bumubuo sa pundasyon, na pinabuting mula sa mga unang henerasyon na device na ipinakilala sa N2. Ang mga pagpapabawas sa standard-cell height at track-height ay nagdudulot din ng pagbawas sa lugar. Kasama rin sa platform ang mga tampok na kaugnay sa packaging: through-silicon vias, isang advanced redistribution layer na sumusuporta sa 4.5 µm SoIC bond pitch, at high-performance metal-insulator-metal capacitors.
Ang mga elemento na ito ay inilahad upang mapadali ang system-level integration para sa mga multi-die produkto. Ang kombinasyon ng mga pag-unlad sa antas ng transistor, antas ng cell, at pagpapakete ang tinatawag ng TSMC bilang full-node power-performance-area improvement. Ang mga maagang internal test vehicles ay nagpakita na ng device performance na malapit sa 90 porsyento ng target at 256 Mb SRAM yields na malapit sa 90 porsyento, ayon sa mga komento ng kumpanya sa mid-2026 earnings discussions na muli itong binanggit sa bagong mga ulat.
Ang pilot-stage na yield at customer engagement ay nagpapakita ng patuloy na pag-unlad patungo sa risk production
Sa gitna ng 2026, ireport ng TSMC na ang mga test vehicle na katulad ng produkto sa A14 ay nakamit na ang halos 90 porsyento ng target na performance ng device, at ang mga 256 Mb SRAM structures ay nagpakita ng yield na malapit sa parehong antas. Ang pakikipag-ugnayan sa mga customer para sa mga aplikasyon sa smartphone at high-performance computing ay inilarawan bilang aktibo, kasama ang ilang disenyo na nagpapalaya nang mas maaga kaysa sa mga nakaraang panloob na jadwal. Ang pilot production ay nasa pagpapatakbo upang patunayan ang node at bigyan ang mga customer ng silicon para sa design verification. Ang risk production ay iskedyul para sa 2027, habang ang high-volume manufacturing ay layunin para sa 2028.
Ang IEDM abstract ay malinaw na nagpapahayag na nananatili sa tamang takbo ang teknolohiya para sa petsa ng paggawa sa malaking saklaw. Ang mga yielddata sa kasalukuyang yugto ay sinusukat sa relatibong simpleng mga estruktura ng pagsubok kaysa sa mga buong produkto ng kliyente, kaya kinakailangan pa ng karagdagang pagpapalakas. Gayunpaman, ang mga nareport na numero at ang kakulangan ng mga pagkakalat ng mga pagbabago sa takdang oras ay nagmumungkahi na ang programa ng pag-unlad ay nakaiwas sa mga malalaking teknikal na hadlang hanggang sa ngayon. Ang pagpaplano ng kapasidad ay nagtuturo sa malaking bilang ng wafer na sisimulan kapag tumataas ang produksyon, na may hinihintay na maraming fab na mag-ambag.
A14 ay lumalampas sa mga kalaban nitong node sa mga pagsukat ng pag-scaled ng SRAM
Ang proseso ng Intel na 18A ay nagpalabas ng laki ng SRAM cell na mataas na densidad na 0.021 µm², ang parehong bilang na ginagamit ng TSMC mula pa noong N5, at isang macro density na hanggang 38.1 Mb/mm² na inireport sa isang mas maagang konperensya. Hindi naglabas ng katumbas na data ng laki ng cell ang Samsung para sa kanilang pinakabagong node. Kung ang A14 cell na mas mababa sa 0.017 µm² ay maisasagawa sa produksyon, tatawagin ng TSMC ang malinaw na numerikal na lider sa lugar ng high-density SRAM sa panahon ng 2028. Ang susunod na node ng Intel na 14A ay itinuturing na kompetitibo sa pangkabuuang densidad, ngunit hindi pa ipinakalabas ang mga partikular na numero ng SRAM cell para sa prosesong ito.
Nakakaiwan pa ang paghahambing hanggang sa lumabas ang production silicon at ang buong macro characterization, ngunit ang direksyonal na kabutihan sa nakapublikong bilang ng bitcell ay malinaw. Ang mga customer ng foundry na nag-e-evaluate ng mga long-term roadmap para sa mga design na may malaking cache ay magpapahalaga sa metrikang ito kasama ang performance, power, yield, at gastos. Ang SRAM gap, kung patuloy, ay maaaring mag-impluwensya sa mga desisyon para sa mga produkto na nangangailangan ng malalaking on-chip memory arrays.
Ang mga AI Accelerator ay makakatanggap ng direkta na benepisyo mula sa mas mataas na kapasidad ng SRAM sa chip
Ang mga malalaking language model at iba pang AI workloads ay nagdudulot ng malakas na presyon sa memory bandwidth at kapasidad. Ang on-chip SRAM ay nagbibigay ng pinakamababang latency at pinakamababang enerhiya para sa storage ng activations, weights, at intermediate results. Kapag hindi makasunod ang SRAM sa compute, mas nakadepende ang mga accelerator sa external HBM o DDR, na nagpapataas ng power at latency. Ang pagbawas ng higit sa 19 porsyento sa bitcell area ay nagbibigay-daan sa mga designer na i-expand ang SRAM budget sa loob ng parehong die outline o muling kunin ang area para sa karagdagang compute units o mas mataas na interconnect bandwidth.
Ang epekto ay multiplicative: mas maraming lokal na memorya ay nagpapabuti sa paggamit ng mga available na arithmetic units at nagpapababa sa gastos sa enerhiya bawat operasyon. Ang sariling mensahe ng TSMC ay nagpapakita ng A14 para sa HPC at AI applications sa karagdagan sa mobile SoCs. Ang maagang interes ng mga customer sa mga segment na iyon ay naitala na. Ang praktikal na resulta ay magiging batay sa kung gaano kaepeksiyente ang pag-scale ng mga periphery circuits at sa mga voltage at current na kailangan ng production macros, ngunit ang direksyon ng pagbabago sa cell-size ay sumasalungat sa pangangailangan ng merkado.
Ang Macro Density ay nakasalalay sa pag-scaled ng mga suportang circuitry kasama ang bitcell
Ang mas maliit na bitcell ay tanging ang unang hakbang. Ang mga kompleto SRAM macros ay naglalaman ng address decoders, sense amplifiers, write drivers, column multiplexers, at built-in self-test logic. Ang mga periphery blocks na ito ay tradisyonal na umunlad nang mas mabagal kaysa sa array mismo. Sinasabi ng TSMC na ang dimensional ground-rule scaling ay nagpapahintulot sa pinakamataas na macro density na nakareport hanggang sa kasalukuyan, na nagpapahiwatig ng parehong pagpapabuti sa suportang circuitry. Ang mga independiyenteng komento ay nagtala na ang pagbawas sa bit-cell height sa halagang 16 porsyento at ang optimized periphery layouts ay nakakatulong sa kabuuang resulta.
Dapat pa ring i-verify ng mga designer kung ang mataas na density na cell ay makakasatisfy sa mga kinakailangan ng access-time at voltage para sa iba’t ibang antas ng cache. Madalas na gumagamit ang mabilis na L1 at L2 cache ng mas malalaking, mas mataas na current na cell kaysa sa pinakamataas na density na cell na binanggit sa mga teknikal na papel. Kaya ang nakapublikong bilang ay kumakatawan sa isang upper bound sa density kaysa sa isang garantiya para sa bawat memorya instance sa isang chip. Gayunpaman, ang pagkakaroon ng isang mas malinaw na mas maliit na high-density na opsyon ay nagpapalawak sa design space para sa mga bloke na kritikal sa kapasidad.
Ang mga advanced packaging elements ay nagpapalawak sa sakop ng A14 platform sa labas ng die
Ang paglalarawan ng A14 NanoFlex Pro ay naglalaman ng ilang mga tampok sa pakete at integrasyon. Ang mga through-silicon vias, isang inobatibong redistribution layer na sumusuporta sa 4.5 µm SoIC bond pitch, at mga high-performance MiM capacitors ay listahan bilang mga tagapagpaganap para sa system-level scaling. Ang mga elemento na ito ay nagpapadali ng mas malapit na multi-die assemblies at mas mabuting power delivery o decoupling sa loob ng advanced packages. Para sa mga produkto na nangangailangan ng pagkakaisa ng compute dies kasama ang hiwalay na cache o HBM stacks, ang mas maliit na bond pitch at mas mabuting interconnect options ay maaaring bawasan ang latency at dagdagan ang bandwidth sa pagitan ng mga komponente.
Ang unang bersyon ng A14 ay nagpapanatili ng konbensyonal na pagdadala ng kapangyarihan sa harap; inaasahan ang isang mas huling bersyon na may Super Power Rail na may backside-power sa loob ng isang taon. Maaaring maghintay ang mga mataas na kapangyarihan na desktop at data-center na bahagi para sa bersyon na may backside-power, habang maaaring gamitin ng mga mobile at mas mababang kapangyarihan na disenyo ang unang platform. Ang road map ng packaging ay nagpapatibay sa pananaw ng A14 bilang isang teknolohiya ng sistema kaysa isang node lamang ng transistor scaling.
Malinaw ang mga hakbang na mula sa kasalukuyang pilot na gawain hanggang sa panganib ng produksyon noong 2027 hanggang sa volume noong 2028
Nasa pilot at pagsusuri ng mga customer pa rin ang A14. Ang risk production ay iskedyul para sa 2027, kasunod ng volume manufacturing noong 2028. Ang IEDM abstract ay nagpapatotoo sa target ng volume-production. Ang mga panloob na resulta ng pagsusuri mula sa gitna ng 2026 ay nagpakita ng pagganap ng device at SRAM yields na malapit sa 90 porsyento ng layunin, na nagbibigay ng tiwala na ang jadwal ay makatotohanan. May ilang komentaryo sa merkado na nagtataya ng posibleng maliit na pagpapabilis, ngunit hindi pa opisyal na inilipat ng TSMC ang petsa ng high-volume.
Patuloy ang paggawa ng gusali at pag-install ng kagamitan upang suportahan ang ramp, na may kapasidad na inaasahang makarating sa mga tens of thousands ng wafer bawat buwan matapos ma-establish ang produksyon. Ang multi-year na runway ay nagbibigay ng sapat na oras sa mga customer upang matapos ang disenyo, i-qualify ang proseso, at ihanda ang software at system enablement. Kaya, ang mga produkto na gawa sa A14 ay hindi maliksiing lumabas sa malaking dami bago ang 2029, na nagbibigay sa industriya ng maayos at maipagmamalaking window kung saan maaaring magplano tungkol sa bagong density at performance envelope.
Maaaring palawakin ang mga hinaharap na hierarkiya ng cache sa mga CPU at GPU nang hindi kasabay ang paglaki ng die
May mas maliit na mataas-densidad na cell na available, ang mga arkitekto ay maaaring muli pang-isipin ang balanse sa pagitan ng L1, L2, L3, at mga espesyalisadong scratchpad memory. Mas mura na ang mas malalaking last-level caches sa termino ng silicon area, na posibleng bawasan ang pangangailangan para sa agresibong multi-die stacking lamang dahil sa kapasidad. Ang mga disenyo ng GPU na nagsisikap ng malaking area para sa lokal na memorya ay maaaring palakasin ang laki ng buffer o libreng transistor para sa karagdagang streaming multiprocessors. Ang netong epekto ay mas malaking flexibility sa trade-off sa pagitan ng performance at gastos.
Dahil mananatiling mahal ang mga A14 wafer, ang ekonomikong benepisyo ay magiging pinakamalinaw sa mga produkto na dati ay nakaharap sa mga limitasyon sa lugar. Inaasahan na ang mga maagang tagapakinabang sa mga sektor ng AI at high-performance ay magiging unang magpapakita ng karagdagang density, sumunod ng mas malawak na paggamit habang lumalago ang proseso at bumababa ang gastos. Ang walong taong pagkakabawas mula sa huling makabuluhang pagkikita ng cell ay nangangahulugan na maraming umiiral na disenyo methodology ay nabuo sa paligid ng static cell size; ang mga methodology na ito ay sasailalim ng pag-update upang makapag- aprove ng bagong baseline.
Ang mga katotohanan sa produksyon ang magdedesisyon kung gaano kalapit ang silicon sa mga numero sa konperensya
Ang mga figure ng conference bitcell ay sinusukat sa mga pinagpapabuti na istruktura ng pagsubok sa ilalim ng mga kinontrol na kondisyon. Dapat munang matugunan ng mga production macros ang mas malawak na saklaw ng boltahe, temperatura, at mga pangangailangan sa reliability habang nagkakasama sa logic transistors at kompleks na interconnect. Ang mga assist circuit, redundancy, at mga tampok na nagpapataas ng yield ay nagdaragdag ng area na hindi isinasaalang-alang sa purong sukat ng cell. Ang mga mataas na kuryente na cell na ginagamit para sa speed-critical na cache ay nananatiling mas malaki kaysa sa pinakamadenseng mataas na density na cell. Mataas ang gastos ng wafer sa mga unang taon ng node, kaya ang absolute na gastos ng cache ay hindi maaaring bumaba nang mabilis tulad ng pagtaas ng density.
Ang mga babala na ito ay standard para sa anumang bagong teknolohiya ng proseso at hindi nagbabawas sa kahalagahan ng nareport na pagkabawas. Simple lang silang nagtataglay ng mga inaasahang ang buong benepisyo sa sistema ay lalabas nang paulit-ulit habang hinahati ng mga koponan ng disenyo, mga tagapagbigay ng IP, at mga inhinyero ng proseso ng foundry ang implementasyon. Ang pagmamasid sa mga totoong larawan ng die ng produkto, mga paglalabas ng macro density, at mga komento ng mga customer pagkatapos ng 2028 ang magbibigay ng pinakamataas na pagpapatotoo.
Ang December IEDM Session ay maghahatid ng unang detalyadong teknikal na deskripsyon ng platform
Ang papel na may pamagat na “A14 CMOS NanoFlex Pro Platform Technology with 2nd Gen. Nano-sheet and Full Node PPA Benefits for HPC/AI and Mobile SoC Applications” ay jadwal na sa hapon ng 14 Disyembre 2026. Ang mga may-akda mula sa TSMC ay magpapakita ng mga resulta ng SRAM cell, ang mga claim sa density, ang mga target sa performance at power, at ang mga suportang packaging features. Karaniwan ang conference papers na naglalaman ng higit pang quantitative data, process cross-sections, at electrical characterization kaysa sa maikling abstract na nasa publiko na.
Sasubukan ng mga kalahok sa industriya ang pag-imbis sa mga numerong tinitiyak kumpara sa mga naka-target, ang variabilidad ng bagong cell, at anumang pag-uusap tungkol sa paghahanda para sa produksyon. Magpapahintulot din ang presentasyon sa direkta paghahambing sa mga kasalukuyang papel mula sa iba pang foundries. Hanggang sa sesyong iyon, ang available na impormasyon ay nakabase lamang sa abstract, mga pahayag ng company roadmap, at consistent na secondary reporting mula sa huling Oktubre 2026. Kaya ang IEDM talk ay ang susunod na malaking pampublikong checkpoint para sa kuwento ng A14 SRAM.
Mga Madalas na Itatanong
Ano ang tumpak na sinasabing laki ng A14 high-density SRAM cell at paano ito ihahambing sa mga mas dating node?
Ang abstrak at suportadong ulat ng TSMC ay nagpapahiwatig na ang high-density 6T SRAM bitcell ay magkakaroon ng sukat na mas maliit sa 0.017 µm². Ang parehong cell ay nakasukat ng halos 0.021 µm² mula sa proseso N5 na ipinakilala noong 2020 patungo sa N3E at N2. Ang pagbawas ay higit sa 19 porsyento sa lugar, na tumutugma sa teoretikal na pagtaas ng higit sa 23 porsyento sa bilang ng mga cell na maaaring magsilbi sa isang ibinigay na silikon na lugar bago isama ang periphery overhead.
Kailan makakarating ang A14 sa volume production at kailan maaaring lumabas ang mga unang produkto?
Ang mass production ay nakatarget sa 2028. Ang risk production ay plano para sa 2027. Dahil sa karaniwang delay sa pagitan ng process qualification at pagkumpleto ng product design, hindi inaasahang magkakaroon ng malaking pagpapadala ng mga produkto na gawa sa A14 bago ang 2029.
Paano ihahambing ang performance at power targets ng A14 sa N2?
Sa parehong lakas, inaasahan na magdudulot ang A14 ng 10–15 porsiyentong mas mataas na bilis. Sa parehong bilis, inaasahan na bumaba ang pagkakagamit ng kapangyarihan ng 25–30 porsiyento. Inaasahan na tumataas ang kabuuang densidad ng chip ng halos 20 porsiyento sa pamamagitan ng pinagsamang epekto ng logic at SRAM scaling.
Nagpapahiwatig ba ang mas maliit na bitcell sa 19 porsiyento mas maraming cache sa isang natapos na chip?
Hindi. Ang mga periperal na circuit na nagsasamantala sa array, mga decoder, sense amplifiers, at kaugnay na lohika, ay nagsasakop ng karagdagang lugar at hindi maaaring mag-scale sa eksaktong parehong rate. Ang net macro density gain ay magiging mas mababa kaysa sa raw cell-area reduction, bagaman sinasabi ng TSMC na ito ang pinakamataas na macro density na nakarehistro hanggang sa kasalukuyan.
Paano ihahambing ang A14 SRAM cell sa mga ipinahayag na numero ng Intel?
Ang high-density cell ng Intel na 18A ay nakalista sa 0.021 µm², na nagkakasundo sa laki na ginagamit ng TSMC mula pa noong N5. Kung ang A14 cell ay mananatiling mas mababa sa 0.017 µm² sa produksyon, magkakaroon ng numerikal na kahintulot ang TSMC sa partikular na metrikang iyon sa kaugnay na panahon.
Bakit nagkakaroon ng pagkakalipas ang pag-scalar ng SRAM kumpara sa pag-scalar ng logic sa ganitong habang panahon?
Ang six-transistor cell ay sensitibo sa pagkakaiba sa proseso, leakage, at katatagan sa mababang boltahe. Ang pagpapanatili ng sapat na margin ng ingay at kakayahan sa pag-write habang patuloy na pagpapaliit ng mga transistor ay naging mas mahirap kaysa sa pag-scalar ng mga pure logic device, na nagresulta sa multi-year na plateau na nakita pagkatapos ng N5.
Paalala: Ang pangkalahatang impormasyon sa merkado na ito, na maaaring galing sa mga third-party, komersyal, o sinponsoran na pinagkukunan, ay ibinibigay lamang para sa pagtutuos at edukasyonal na layunin at hindi ito konsiderahing payo sa pananalapi o pag-invest, alok, paghingi, o garantiya. Kami ay nagtatanggi sa anumang pananagutan para sa kawastuhan, kumpletong impormasyon, reliability, at anumang nagresultang pagkawala. Ang pag-invest at pag-trade ay may panganib; ang nakaraang performance ay hindi nagjamin ng mga resulta sa hinaharap. Dapat mag-pananaliksik, magpasya nang maingat, at tanggapin ang buong pananagutan ang mga gumagamit. Para sa karagdagang detalye, mangyaring bisitahin ang Mga Tuntunin ng Paggamit at Pagpapakilala sa Panganib ng KuCoin.
Disclaimer: AI technology ang ginamit sa pag-translate ng page na ito para sa convenience mo. Para sa pinaka-accurate na impormasyon, mag-refer sa original na English version.