台積電的 A14 工藝旨在大幅縮小 SRAM 單元尺寸
半導體製造長期以來將 SRAM 縮放視為一項關鍵但頑固的挑戰。超過五年來，邏輯電晶體不斷進步，而用於片上快取的高密度六電晶體 SRAM 位元單元尺寸卻基本保持不變。這種不平衡迫使 CPU、GPU 和 AI 加速器的設計者不得不將越來越多昂貴的晶片面積分配給記憶體。台積電即將推出的 A14 節點，預計於 2028 年投入量產，有望打破這一模式。公司文件和近期行業報告顯示，高密度 SRAM 單元將降至 0.017 平方微米以下，較自 2020 年 N5 工藝量產以來一直標準化的約 0.021 µm² 單元縮小了超過 19%。
該進展將於 2026 年 12 月在 NanoFlex Pro 平台下的國際電子元件會議上詳細介紹。通過在八年來首次實現有意義的高密度 SRAM 單元縮小，並搭配預計 10–15％ 的速度提升或 25–30％ 的功耗降低，以及相較於 N2 約 20％ 的整體晶片密度提升，台積電的 A14 工藝在 AI 和高效能運算工作負載對晶片內存容量和效率提出前所未有的需求之際，重新恢復了邏輯與快取縮放之間的平衡。
八年來固定的 SRAM 尺寸迫使各節點付出昂貴的設計妥協
從 2020 年引入 N5，經過 N3 變體，到目前的 N2 納米片世代，台積電的高密度 6T SRAM 位元單元面積一直穩定在約 0.021 µm²。邏輯密度持續提升，但用於儲存頻繁存取資料的記憶體單元卻未按比例縮小。因此，快取陣列在各個製程節點上佔據了越來越多的矽晶圓總面積和晶圓成本。設計師們的回應包括堆疊額外的快取晶片、將較大的末級快取移至成本較低的獨立晶片上，或接受因增加晶片外記憶體流量而帶來的更高功耗和延遲懲罰。AMD 的 X3D 處理器即為其中一種應對方式：將額外的 L3 容量放置於堆疊晶片上，以解決主計算晶片的密度限制。
GPU 架構師和 AI 加速器團隊在試圖擴大片上 SRAM 緩衝區以減少對較慢外部高頻寬記憶體的依賴時，面臨了類似的限制。這種停滯並非絕對，通過 N2 上更佳的位線組織和周邊佈局，陣列層級的密度仍有所小幅提升，但基本單元尺寸保持不變。這段漫長的平台期使得任何真正的位元單元面積縮小都具有戰略重要性。2026 年 10 月下旬的報告確認，A14 終於推動了這一數字，目標是實現小於 0.017 µm² 的單元，從而重新開啟在相同佔地面積內增加快取，或在更少矽晶片上實現相同快取的路徑。
精確的 Bitcell 面積目標確認，相較於長期基準減少超過 19%
公開披露資料與 IEDM 摘要將 A14 高密度 SRAM 單元置於小於 0.017 µm²。相較於自 N5 以來使用的 0.021 µm² 參考值，縮減幅度超過 19%；基於新數值上限的一些計算顯示，理論上的單元級密度提升可達 23–24%。台積電將此進步主要歸因於尺寸規則的縮放，而非對六電晶體單元的完整架構重設計。公司還聲稱，由此產生的 SRAM 宏單元將實現迄今為止報告的最高密度。這些數字出現在由吳賢陽與張志豪撰寫、預定於 2026 年 12 月 14 日發表的論文摘要中。
2026 年 10 月最後幾天，多家獨立媒體的報告一致引用了相同的數字和與 N5 時代單元的相同比較。區分已發布的位單元面積與完成記憶體宏的有效密度至關重要。感測放大器、解碼器、字線驅動器和測試電路佔用額外面積，因此可用快取密度的淨提升將低於原始單元的縮小幅度。即便如此，在長達八年停滯後，這種趨勢變化對於任何受晶片上記憶體容量限制的產品而言都意義重大。
快取擴展現在對晶片經濟的影響與電晶體密度本身一樣強烈
現代高性能和AI晶片將其面積的很大且不斷增長的部分投入於SRAM。當儲存單元尺寸停止縮小，而邏輯電路持續高密度化時，快取的相對成本便上升。這一趨勢已推動了多晶片快取堆疊和晶片粒內存層次結構等架構決策。若單元尺寸縮小超過19％，即可逆轉此趨勢。設計團隊可以選擇在固定的晶片預算內擴展快取容量，或騰出空間用於增加運算、互連或專用加速器。
對於 AI 訓練和推論加速器，更大的片上 SRAM 可減少昂貴的外部記憶體存取次數，從而提升吞吐量和能源效率。行動端與客戶端 SoC 也能透過在電力受限的封裝中整合更多 L2 或 L3 容量而獲得類似好處。由於先進製程晶圓成本高昂，經濟效益更加顯著。即使僅對給定快取大小所需矽面積進行小幅縮減，也能提升每片晶圓的良率晶粒數，或允許更積極的分bin。業界觀察家指出，此時機恰逢模型規模與資料移動強度持續增長，使得 SRAM 改進對 2028 年後進入市場的產品尤為重要。
完整節點 PPA 增益結合了邏輯改進與新的 SRAM 密度
TSMC 將 A14 定位為相對於 N2 的完整節點過渡。官方目標包括在相同功耗下提升 10–15% 的速度，或在相同速度下降低 25–30% 的功耗，同時整體晶片密度約提升 20%。此密度提升由 NanoFlex Pro 架構下的邏輯標準單元創新與 SRAM 單元縮小共同推動。第二代奈米片電晶體構成基礎，並由 N2 上引入的第一代裝置優化而來。標準單元高度與軌道高度的優化進一步促進面積縮減。封裝相關功能亦為此平台的一部分：矽通孔、支援 4.5 µm SoIC 接合間距的先進重分布層，以及高性能金屬-絕緣體-金屬電容器。
這些元件旨在簡化多晶片產品的系統層級整合。台積電將電晶體層級、單元層級和封裝技術的進步結合，稱之為完整節點的功耗-效能-面積提升。根據公司在2026年中期財報討論中所發表的意見，並在近期報導中再次重申，早期的內部測試載具已顯示裝置效能接近目標的90％，且256 Mb SRAM的良率也接近90％。
試點階段的收益與客戶參與顯示正穩步邁向風險生產
到 2026 年中，台積電報告指出，基於 A14 的類產品測試載具已達到目標裝置性能的約 90%，而 256 Mb SRAM 結構的良率也接近相同水平。針對智慧型手機和高效能運算應用的客戶參與被描述為積極，部分設計工作進度已超越先前的內部時間表。目前正進行試產活動，以驗證該節點並向客戶提供晶片以進行設計驗證。風險生產預計於 2027 年進行，大規模生產目標為 2028 年。
IEDM 摘要明確指出，該技術仍按計劃推進至該量產日期。此階段的良率數據是基於相對簡單的測試結構，而非完整的客戶產品，因此仍需進一步成熟。然而，所報告的數字以及未出現公開的時間表延遲，表明開發計劃迄今已避開重大技術障礙。產能規劃顯示，一旦量產提升，將大幅增加晶圓投片量，預計有多座晶圓廠將參與貢獻。
A14 在 SRAM 擴展指標上超越競爭節點
英特爾的 18A 工藝已公開披露高密度 SRAM 單元尺寸為 0.021 µm²，與台積電自 N5 以來使用的數值相同，並在早前的會議中報告了高達 38.1 Mb/mm² 的宏密度。三星尚未公布其最新節點的可比單元尺寸數據。若下方 A14 單元低於 0.017 µm² 能在生產中實現，則到 2028 年，台積電將在高密度 SRAM 面積上擁有明確的數值優勢。英特爾後續的 14A 節點在整體密度上被定位為具有競爭力，但該工藝的具體 SRAM 單元數據尚未公佈。
除非有實際的晶圓製造與完整的宏觀特性資料出現，否則比較仍不完整，但已發表的位元單元數量所顯示的趨勢優勢是明確的。正在評估針對高快取設計長期路線圖的晶圓代工客戶，將會將此指標與效能、功耗、良率和成本一併考量。若 SRAM 差距持續存在，可能會影響需要大型片上記憶體陣列的產品決策。
AI 加速器將直接從更高的片上 SRAM 容量中受益
大型語言模型和其他 AI 工作負載對記憶體頻寬和容量造成巨大壓力。晶片上的 SRAM 提供了最低延遲、最低能耗的儲存，用於激活值、權重和中間結果。當 SRAM 無法與運算能力同步擴展時，加速器將更依賴外部的 HBM 或 DDR，從而增加功耗和延遲。將位元單元面積減少超過 19％，可讓設計者在相同的晶片外觀內擴大 SRAM 預算，或騰出空間用於增加運算單元或提高互連頻寬。
效果是乘數性的：更多的本地記憶體能提升可用運算單元的利用率，並降低每次運算的能耗。台積電自身的宣傳將 A14 定位於 HPC 和 AI 應用，以及行動 SoC。業界已注意到這些領域的早期客戶興趣。實際成果將取決於周邊電路的擴展效率，以及生產宏所需的電壓和電流，但單元尺寸的變化方向與市場需求一致。
宏密度最終取決於與位元單元一起擴展的支援電路
較小的位元單元僅是第一步。完整的 SRAM 宏包含位址解碼器、感測放大器、寫入驅動器、列多工器和內建自測邏輯。這些周邊模組歷史上縮小的速度一直慢於陣列本身。台積電表示，尺寸基準縮放實現了迄今為止最高的宏密度，意味著支援電路也同步改善。獨立評論指出，位元單元高度減少了約 16% 以及優化的周邊佈局，共同促成了整體成果。
設計者仍需驗證高密度單元是否能滿足不同快取層級的存取時間和電壓要求。快速的 L1 和 L2 快取通常採用比技術論文中所引用的最密集高密度單元更大、電流更高的單元。因此，已發表的數字僅代表密度的上限，而非晶片上每個記憶體實例的保證。然而，具備意義上更小的高密度選項，擴展了對容量至關重要的模組的設計空間。
先進封裝元件延伸 A14 平台的覆蓋範圍，超越晶片
A14 NanoFlex Pro 的說明書中列出了多項封裝與整合功能。矽通孔、支援 4.5 µm SoIC 接合間距的創新重分佈層，以及高性能 MiM 電容器被列為系統級擴展的關鍵要素。這些元件有助於實現更緊密的多晶片組裝，並提升先進封裝內的電力傳遞或去耦效果。對於已將運算晶片與獨立快取或 HBM 堆疊結合的產品而言，更細的接合間距與改進的互連選項可降低元件間的延遲並提升頻寬。
A14 的第一個版本保留了傳統的正面供電設計；預計約一年後將推出採用背面供電的 Super Power Rail 版本。因此，高功率桌面和資料中心產品可能會等待背面供電版本，而行動裝置和低功耗設計則可採用初始平台。封裝路線圖強化了將 A14 視為系統技術而非僅僅是晶體管縮放節點的觀點。
明確的里程碑從當前的試點工作延伸至 2027 年風險生產，並至 2028 年體積
A14 目前仍處於試點和客戶評估階段。風險生產計劃於 2027 年進行，隨後是 2028 年的量產。IEDM 摘要確認了量產目標。2026 年年中進行的內部測試結果顯示，設備性能和 SRAM 良率已達到目標的近 90%，這讓我們對時間表的可行性充滿信心。部分市場評論曾猜測可能出現輕微加速，但台積電尚未正式提前高產量時間。
為支持產能提升，晶圓廠的建築與設備安裝持續進行，預計在生產全面啟動後，月產能將達到數萬片晶圓。多年的準備期讓客戶有足夠時間完成設計、工藝驗證，以及軟體與系統的開發。因此，基於 A14 製成的產品不太可能在 2029 年前大量出現，這為產業提供了一個可預測的規劃窗口，以應對新的密度與效能邊界。
CPU 和 GPU 的未來快取階層可無需成比例增加晶片面積即可擴展
由於可用的較小高密度單元，建築師可以重新考慮 L1、L2、L3 和專用暫存器記憶體之間的平衡。從矽片面積的角度來看，更大的最後一級快取變得更為經濟，從而可能減少僅為增加容量而進行積極多晶片堆疊的需求。已經將大量面積分配給本地記憶體的 GPU 設計，可以增加緩衝區大小或釋放電晶體以用於額外的流式多處理器。總體效果是提升了性能與成本之間的權衡靈活性。
由於 A14 芯片將持續昂貴，經濟效益最明顯的將是過去受面積限制嚴重的產品。AI 和高性能領域的早期採用者預計將率先利用額外的密度，隨著製程成熟與成本下降，將逐步實現更廣泛的採用。自上次顯著的電池縮小以來已過了八年，許多現有的設計方法都是基於靜態電池尺寸建立的；這些方法現在將進行更新，以利用新的基準。
生產現實將決定矽晶與會議數字的接近程度
會議中 bitcell 的數據是在受控條件下於優化測試結構上測量得出。生產用宏單元必須在更廣泛的電壓、溫度和可靠性要求下運行，並與邏輯電晶體和複雜互連共存。輔助電路、冗餘設計和良率提升功能會增加面積，而這些並未反映在純單元尺寸中。用於速度關鍵快取的高電流單元，其尺寸仍大於最密集的高密度單元。在該節點的早期年份，晶圓成本將較高，因此快取的絕對成本可能不會隨著密度上升而快速下降。
這些限制是任何新製程技術的標準情況，並不減損所報告的縮小幅度的重要性。它們僅僅設定了預期：隨著設計團隊、IP 提供商和晶圓代工製程工程師不斷完善實現方案，完整的系統層級效益將逐步顯現。2028 年後對實際產品晶片照片、宏觀密度披露以及客戶評論的監控，將提供最終的驗證。
12 月 IEDM 議程將提供平台的第一份詳細技術說明
題為「A14 CMOS NanoFlex Pro 平台技術，具第二代 Nano-sheet 與完整節點 PPA 優勢，適用於 HPC/AI 與行動 SoC 應用」的論文將於 2026 年 12 月 14 日下午發表。台積電的作者將介紹 SRAM 單元結果、密度主張、效能與功耗目標，以及支援的封裝特性。會議論文通常包含比已公開的簡短摘要更多的定量數據、製程截面圖和電氣特性。
產業參與者將檢視實際數值與目標數值、新電池的變異性，以及有關生產準備的任何討論。該簡報還將允許與其他晶圓廠同期發表的論文進行直接比較。在該議程之前，現有資訊僅基於摘要、公司路線圖聲明，以及2026年10月下旬的一致二次報導。因此，IEDM的演講將是A14 SRAM故事的下一個重要公開里程碑。
常見問題
報告的 A14 高密度 SRAM 單元大小為何，與早期節點相比如何？
TSMC 的摘要與支援報告指出，高密度 6T SRAM 位元單元的面積將小於 0.017 µm²。自 2020 年推出的 N5 工藝至 N3E 和 N2，同一單元的面積約為 0.021 µm²。因此，面積減少了超過 19%，在不考慮周邊開銷的情況下，理論上可在相同矽晶面積內容納的單元數量增加超過 23%。
A14 何時會達到量產，以及首批產品何時可能出現？
量產目標為 2028 年。風險生產計劃於 2027 年進行。由於製程認證與產品設計完成之間存在正常延遲，基於 A14 的產品預計不會在 2029 年前大量出貨。
A14 的表現和功耗目標與 N2 相比如何？
在相同功耗下，A14 預計可提升 10–15％ 的速度。在相同速度下，功耗預計將降低 25–30％。透過邏輯和 SRAM 縮放的綜合效應，整體晶片密度預計將上升約 20％。
較小的位元單元是否會自動轉化為成品晶片上多出 19% 的快取記憶體？
不，圍繞陣列的周邊電路、解碼器、感測放大器及相關邏輯會佔用額外面積，且未必能以完全相同的速率縮放。因此，淨宏密度增益將低於原始單元面積的減少幅度，儘管台積電聲稱已實現迄今最高的宏密度。
A14 SRAM 單元與英特爾公佈的數據相比如何？
英特爾的 18A 高密度電池面積為 0.021 µm²，與台積電自 N5 以來使用的尺寸相同。若 A14 電池在量產時面積仍低於 0.017 µm²，則在相關時間段內，台積電在該特定指標上將保持數值優勢。
為何 SRAM 的縮放速度長期落後於邏輯縮放？
六晶體管單元對製程變異、漏電和低電壓下的穩定性敏感。在持續縮小晶體管的同時，維持足夠的雜訊邊際和寫入能力已被證明比擴展純邏輯元件更困難，這導致了 N5 之後出現的多年停滯期。
免責聲明：此為一般市場資訊，可能來自第三方、商業或贊助來源，僅供參考及教育用途，不構成財務或投資建議、要約、招攬或保證。我們對其準確性、完整性、可靠性及任何由此產生的損失不承擔責任。投資/交易存在風險；過往表現不保證未來結果。用戶應自行研究、謹慎判斷，並承擔全部責任。如需進一步詳情，請參閱 KuCoin 的 Terms of Use 及 Risk Disclosure。
免責聲明: 本頁面經由 AI 技術翻譯，旨在方便您的閱讀。欲獲取最準確資訊，請以原始英文版本為準。