Trong 60 năm qua, ngành bán dẫn đã thúc đẩy tiến bộ bằng cách thu nhỏ kích thước transistor (định luật Moore), làm cho chúng ngày càng nhỏ hơn, dày đặc hơn và chi phí thấp hơn.
Nhưng bây giờ con đường này không thể đi tiếp được:
- Lợi nhuận của quy trình dưới 7nm sụt giảm mạnh
- Chi phí máy lithography cực kỳ đắt đỏ
- Chi phí thiết kế một con chip quy trình tiên tiến vượt quá 1 tỷ USD
- Chi phí mỗi transistor không giảm mà còn tăng
Đội ngũ bán dẫn của Huawei đã xác minh một hướng đi mới thông qua 6 năm và 381 mẫu chip sản xuất hàng loạt:
Không so sánh kích thước, hãy so sánh thời gian.
Đề xuất lý thuyết τ scaling (τ Scaling):
Coi “thời gian” là chỉ số tối ưu cốt lõi, nén toàn bộ chuỗi thời gian đặc trưng τ, từ chuyển mạch transistor (picosecond) đến tác vụ trung tâm dữ liệu (giây), bao phủ 12 cấp độ.
Nói đơn giản:
Trước đây so ai nhỏ hơn, bây giờ so ai nhanh hơn, độ trễ thấp hơn và hiệu quả cao hơn.
Một, τ scaling thực chất là gì?
τ là độ trễ / hằng số thời gian của từng lớp, chia thành bốn lớp:
- Transistor: Switching Speed
- Mạch: Độ trễ truyền tín hiệu
- Chip: Computing, memory access latency
- Hệ thống: Đồng bộ thời gian truyền thông đầu đến cuối
Mục tiêu là cùng nhau tối ưu τ trên toàn bộ hệ thống, sử dụng cùng một bộ chỉ số để tối ưu quy trình, mạch, kiến trúc và hệ thống, thay vì làm riêng lẻ từng phần.
Hai: Triển khai trên thiết bị di động: LogicFolding
Mà không nâng cấp quy trình, xếp chồng chip theo chiều dọc, sử dụng liên kết hỗn hợp siêu chính xác để phân chia các đường dẫn then chốt lên nhiều lớp, tương đương với việc “xây thêm tầng” cho chip.
- Mật độ transistor: một thế hệ tăng từ 155 lên 238 triệu hạt/mm², tăng 55%
- Hiệu suất năng lượng: Tăng 41%, tần số lõi tăng gần 13%
- Tần suất SRAM: Tăng hơn 40%
- Kirin 2026 đạt tần số lên đến 3,1 GHz, mục tiêu năm 2029 là 4 GHz
Ba、Triển khai trung tâm dữ liệu AI: Giảm độ trễ toàn bộ quy trình
80% năng lượng và 70% chi phí của cụm AI đều dành cho việc di chuyển dữ liệu, cốt lõi là giảm thời gian truyền thông.
Unified Bus
Loại bỏ các giao thức nhiều lớp, độ trễ truy cập từ xa được giảm từ vài chục microgiây xuống khoảng 100 nanogiây, nhanh hơn 500 lần.
2. Hi-ONE Quang kết nối
Mô-đun đơn: 8 Tb/s, thay dây đồng bằng sợi quang, khoảng cách mở rộng từ 1 mét lên 100 mét, tương thích với cụm vạn card.
3. Gấp 3D
Giải quyết vấn đề “diện tích tăng nhanh, giao diện không theo kịp” trong đóng gói 2.5D, di chuyển bộ nhớ, nguồn điện và cổng quang sang mặt vuông góc để mở rộng đồng bộ với khả năng tính toán.
- Dự đoán: Đến năm 2035, mức độ tích hợp phần cứng AI sẽ tăng hơn 100 lần
Bốn: Tái hợp nhất logic và bộ nhớ
Trước đây, CPU và bộ nhớ phát triển tách biệt, nhưng trong thời đại AI, việc di chuyển dữ liệu quan trọng hơn tính toán, do đó bộ nhớ và logic phải được tích hợp chặt chẽ theo cấu trúc 3D, quyền lực trong chuỗi cung ứng đang nghiêng về bộ nhớ và đóng gói.
Năm, những thách thức còn lại
- Công cụ EDA cần được điều chỉnh để phù hợp với thiết kế xếp chồng 3D
- Cần tối ưu hóa sự khác biệt quy trình giữa các wafer và tổn thất kết nối dọc
- Cần đi kèm với các tiêu chuẩn hiệu suất năng lượng và Benchmark mới
Kết luận
Thời đại kích thước của Định luật Moore đã kết thúc, thời đại thu hẹp thời gian đã bắt đầu.
Không cần phải cố gắng với máy quang khắc tiên tiến nhất, vẫn có thể liên tục cải thiện hiệu suất và hiệu quả năng lượng thông qua xếp chồng 3D, kiến trúc hệ thống và tối ưu hóa kết nối.
Đây sẽ là lộ trình cốt lõi của ngành bán dẫn trong 10 năm tới.