Proses A14 TSMC menargetkan pengurangan saiz sel SRAM yang besar
Pembuatan semikonduktor telah lama memperlakukan penskalaan SRAM sebagai cabaran yang kritikal tetapi tegar. Selama lebih daripada separuh dekad, transistor logik telah maju, manakala sel bit SRAM enam-transistor berketumpatan tinggi yang membentuk cache dalam cip kekal pada saiz yang pada asasnya tetap. Ketidakseimbangan itu memaksa para pereka CPU, GPU, dan akselerator AI untuk melaburkan bahagian yang semakin besar kepada kawasan die yang mahal untuk memori. Nod A14 TSMC yang akan datang, dijadualkan untuk penghasilan dalam jumlah pada 2028, berada dalam kedudukan untuk memecahkan corak ini. Kertas-kertas syarikat dan laporan industri terkini menunjukkan sel SRAM berketumpatan tinggi akan turun di bawah 0.017 mikrometer persegi, mewakili pengurangan lebih daripada 19 peratus daripada sel kira-kira 0.021 µm² yang telah menjadi piawai sejak proses N5 mula dihasilkan pada 2020.
Peningkatan ini akan dibincangkan secara terperinci di Pertemuan Peranti Elektronik Antarabangsa 2026 pada Disember di bawah platform NanoFlex Pro. Dengan menghantar pengecilan sel SRAM padat bermakna pertama dalam lapan tahun, bersama dengan peningkatan kelajuan 10–15 peratus atau pengurangan kuasa 25–30 peratus yang dijangka, serta kepadatan cip keseluruhan kira-kira 20 peratus lebih tinggi berbanding N2, proses A14 TSMC memulihkan keseimbangan antara penskalaan logik dan cache pada masa ketika beban kerja AI dan pengkomputeran berprestasi tinggi menuntut kapasiti dan kecekapan memori di atas cip secara tanpa precedent.
EIGHT TAHUN DIMENSI SRAM TETAP MEMAKSA KOMPROMI REKABENTUK MAHAL DI SEMUA NOD
Dari pengenalan N5 pada 2020 melalui varian N3 dan generasi nanosheet N2 semasa, kawasan bitcell SRAM 6T berketumpatan tinggi TSMC kekal di sekitar 0.021 µm². Ketumpatan logik terus meningkat, tetapi sel memori yang menyimpan data yang sering diakses tidak mengecil secara sepadan. Sebagai akibatnya, array cache mengambil bahagian yang semakin meningkat dalam jumlah kawasan silikon dan kos wafer pada nod proses berturut-turut. Rekabentuk merespons dengan menimbun die cache tambahan, memindahkan cache peringkat terakhir yang lebih besar ke atas chiplet berasingan yang lebih murah, atau menerima penalti kuasa dan latensi yang lebih tinggi daripada peningkatan trafik memori luar cip. Prosesor AMD X3D menggambarkan satu respons: kapasiti L3 tambahan diletakkan pada die yang ditimbun untuk mengatasi had ketumpatan die pengira utama.
Perekayasa GPU dan pasukan akselerator AI menghadapi batasan serupa apabila cuba memperbesar buffer SRAM di atas cip yang mengurangkan ketergantungan pada ingatan berpemandu luar yang lebih perlahan. Kegagalan pertumbuhan tidak mutlak, ketumpatan peringkat array masih meningkat sedikit melalui organisasi bitline dan susunan periferal yang lebih baik pada N2, tetapi saiz sel asas tetap tidak berubah. Landasan panjang ini menjadikan sebarang pengurangan sebenar dalam luas bitcell penting secara strategik. Laporan pada akhir Oktober 2026 mengesahkan bahawa A14 akhirnya bergerak nombor tersebut, menargetkan sel yang lebih kecil daripada 0.017 µm² dan dengan itu membuka semula jalan untuk lebih banyak cache dalam ruang yang sama atau cache yang sama dalam silikon yang lebih sedikit.
Sasaran Luas Bitcell Tepat Mengesahkan Pengurangan Lebih Daripada 19 Peratus Daripada Garis Dasar Lama
Pengumuman awam dan abstrak IEDM menempatkan sel SRAM kepadatan tinggi A14 di bawah 0.017 µm². Berbanding dengan rujukan 0.021 µm² yang digunakan sejak N5, penurunan melebihi 19 peratus; beberapa pengiraan berdasarkan had atas angka baharu menunjukkan keuntungan kepadatan peringkat sel teori mendekati 23–24 peratus. TSMC mengaitkan peningkatan ini terutamanya kepada penskalaan peraturan dimensi berbanding reka bentuk arkaitektur penuh sel enam transistor itu sendiri. Syarikat itu juga mengekalkan bahawa makro SRAM yang dihasilkan akan mencapai kepadatan tertinggi yang dilaporkan sehingga kini. Angka-angka ini muncul dalam abstrak kertas yang ditulis oleh Shien-Yang Wu dan Chih-Hao Chang dan dijadualkan untuk disajikan pada 14 Disember 2026.
Laporan bebas daripada pelbagai sumber pada hari-hari terakhir Oktober 2026 secara konsisten menyebut nombor yang sama dan perbandingan yang sama dengan sel era N5. Penting untuk membezakan luas bitcell yang diterbitkan daripada ketumpatan berkesan satu makro ingatan yang siap. Penguat rasa, decoder, penggerak talian perkataan, dan sirkuit ujian mengambil ruang tambahan, jadi peningkatan bersih dalam ketumpatan cache yang boleh digunakan akan lebih rendah daripada pengecilan sel mentah. Walaupun begitu, perubahan arah selepas lapan tahun keadaan statik adalah besar untuk sebarang produk yang prestasinya dibatasi oleh kapasiti ingatan di atas cip.
Penskalaan Cache Kini Mempengaruhi Ekonomi Die Sebegitu Kuatnya Seperti Kepadatan Transistor Sendiri
Cip berprestasi tinggi moden dan AI mengalokasikan sebahagian besar dan semakin meningkat dari kawasan mereka kepada SRAM. Apabila saiz sel berhenti mengecil sementara logik terus menebal, kos relatif cache meningkat. Dinamik ini sudah mendorong keputusan rekabentuk seperti penimbunan cache pelbagai-die dan hierarki memori berdasarkan chiplet. Sel yang 19 peratus lebih kecil membalikkan trend ini. Pasukan rekabentuk boleh memperluaskan kapasiti cache dalam bajet die yang tetap atau membebaskan kawasan untuk tambahan komputasi, interkoneks, atau akselerator khusus.
Untuk akselerator latihan dan inferens AI, SRAM pada cip yang lebih besar mengurangkan frekuensi perjalanan mahal ke memori luar, meningkatkan both throughput dan kecekapan tenaga. SoC mudah alih dan klien juga mendapat manfaat serupa dengan memuatkan lebih banyak kapasiti L2 atau L3 ke dalam bentuk yang terhad dari segi kuasa. Kesannya secara ekonomi diperbesarkan oleh kos tinggi wafer terkini. Walaupun pengurangan kecil dalam luas silikon yang diperlukan untuk saiz cache tertentu dapat meningkatkan bilangan die baik setiap wafer atau membolehkan pengepakan yang lebih agresif. Pemerhati industri mencatat bahawa masa ini sejajar dengan pertumbuhan berterusan dalam saiz model dan intensiti pergerakan data, menjadikan peningkatan SRAM ini sangat relevan untuk produk yang akan memasuki pasaran selepas 2028.
Full-Node PPA Mendapat Peningkatan Logik Gabungan Bersama Ketumpatan SRAM Baharu
TSMC menempatkan A14 sebagai peralihan nod penuh berbanding N2. Sasaran rasmi termasuk peningkatan 10–15 peratus dalam kelajuan pada kuasa yang sama atau pengurangan 25–30 peratus dalam kuasa pada kelajuan yang sama, bersama dengan kenaikan kira-kira 20 peratus dalam kepadatan cip. Angka kepadatan ini didorong oleh inovasi sel standard logik di bawah arsitektur NanoFlex Pro dan pengurangan saiz sel SRAM. Transistor nanosheet generasi kedua membentuk asas, diperhalus daripada peranti generasi pertama yang diperkenalkan pada N2. Pengoptimuman tinggi sel standard dan tinggi trek juga menyumbang kepada pengurangan ruang. Ciri-ciri berkaitan pembungkusan juga merupakan sebahagian daripada platform ini: via silikon melalui, lapisan pengedaran semula canggih yang menyokong jarak ikatan SoIC 4,5 µm, dan kapasitor logam-insulator-logam berprestasi tinggi.
Unsur-unsur ini bertujuan untuk memudahkan integrasi peringkat sistem bagi produk pelbagai die. Kombinasi kemajuan peringkat transistor, peringkat sel, dan pembungkusan adalah apa yang TSMC gambarkan sebagai peningkatan kuasa-kinerja-luas penuh nod. Kenderaan ujian dalaman awal telah menunjukkan prestasi peranti mendekati 90 peratus sasaran dan hasil SRAM 256 Mb mendekati 90 peratus, menurut komen syarikat dalam perbincangan pendapatan pertengahan 2026 yang telah diulangi dalam pelaporan terkini.
Pada pertengahan 2026, TSMC melaporkan bahawa kendera ujian berbentuk produk di A14 telah mencapai kira-kira 90 peratus prestasi peranti yang ditargetkan dan struktur SRAM 256 Mb menunjukkan hasil yang hampir sama tinggi. Keterlibatan pelanggan untuk aplikasi telefon pintar dan pengkomputeran berprestasi tinggi digambarkan sebagai aktif, dengan beberapa kerja reka bentuk yang maju lebih awal daripada jadual dalaman sebelumnya. Aktiviti penghasilan percontohan sedang dijalankan untuk mengesahkan nod dan memberikan silikon kepada pelanggan untuk pengesahan reka bentuk. Penghasilan risiko dijadualkan pada 2027, dengan penghasilan berskala besar ditargetkan pada 2028.
Abstrak IEDM secara eksplisit menyatakan bahawa teknologi ini masih pada landasan untuk tarikh pengeluaran volum tersebut. Angka hasil pada peringkat ini diukur berdasarkan struktur ujian yang relatif ringkas, bukan produk pelanggan penuh, jadi pematangan lanjut diperlukan. Walau bagaimanapun, nombor yang dilaporkan dan ketiadaan penundaan jadual awam menunjukkan bahawa program pembangunan ini telah mengelakkan halangan teknikal utama sehingga kini. Perancangan kapasiti menunjukkan permulaan wafer yang signifikan apabila volum meningkat, dengan beberapa fasiliti dijangka menyumbang.
A14 Melangkah Lebih Jauh Daripada Nod Pesaing dalam Metrik Penskalaan SRAM
Proses 18A Intel telah mengumumkan secara terbuka saiz sel SRAM kepadatan tinggi sebesar 0.021 µm², angka yang sama yang digunakan TSMC sejak N5, dan kepadatan makro sehingga 38.1 Mb/mm² yang dilaporkan pada konferensi sebelumnya. Samsung belum mengeluarkan data saiz sel yang sepadan untuk nod paling terkini mereka. Jika sel A14 di bawah 0.017 µm² direalisasikan dalam penghasilan, TSMC akan memegang keunggulan nombor yang jelas dalam kawasan SRAM kepadatan tinggi pada masa 2028. Nod seterusnya Intel, 14A, diletakkan sebagai kompetitif dari segi kepadatan keseluruhan, namun angka sel SRAM spesifik untuk proses tersebut belum diterbitkan.
Perbandingan masih belum lengkap sehingga silikon pengeluaran dan karakterisasi makro penuh muncul, tetapi kelebihan arah dalam nombor bitcell yang diterbitkan adalah jelas. Pelanggan kilang yang menilai peta jalan jangka panjang untuk reka bentuk yang berat cache akan menimbang metrik ini bersama prestasi, kuasa, hasil, dan kos. Kesenjangan SRAM, jika berterusan, boleh mempengaruhi keputusan untuk produk yang memerlukan array ingatan dalam cip yang besar.
Akselerator AI akan mendapat keuntungan terus daripada kapasiti SRAM di atas cip yang lebih tinggi
Model bahasa besar dan beban AI lain menghasilkan tekanan intensif terhadap lebar pita dan kapasiti memori. SRAM pada cip menyediakan penyimpanan dengan latensi terendah dan penggunaan tenaga terendah untuk aktivasi, berat, dan keputusan sementara. Apabila SRAM tersebut tidak dapat berkembang seiring dengan pengkomputan, akselerator menjadi lebih bergantung kepada HBM atau DDR luaran, meningkatkan kuasa dan latensi. Pengurangan lebih daripada 19 peratus dalam luas bitcell membolehkan reka bentuk sama ada memperbesarkan bajet SRAM dalam garis luar cip yang sama atau memulihkan ruang untuk unit pengkomputan tambahan atau lebar pita interkoneks yang lebih tinggi.
Kesan ini adalah berbilang: lebih banyak ingatan tempatan meningkatkan penggunaan unit aritmetik yang tersedia dan mengurangkan kos tenaga setiap operasi. Pesan TSMC sendiri menempatkan A14 untuk aplikasi HPC dan AI selain SoC mudah alih. Minat awal pelanggan dalam segmen-segmen tersebut telah diperhatikan. Kesannya yang praktikal akan bergantung kepada sejauh mana litar periferal boleh diskalakan dan voltan serta arus yang diperlukan oleh makro pengeluaran, namun arah perubahan saiz sel sejajar dengan keperluan pasaran.
Kepadatan makro akhirnya bergantung pada penskalaan sirkuit penyokong bersama dengan bitcell
Bitcell yang lebih kecil hanyalah langkah pertama. Makro SRAM lengkap mengandungi decoder alamat, penguat sens, penggerak penulisan, multiplexer lajur, dan logik ujian diri binaan. Blok-blok perifri ini secara sejarah telah berkembang lebih perlahan berbanding array itu sendiri. TSMC menyatakan bahawa penskalaan peraturan asas dimensi membolehkan ketumpatan makro tertinggi yang dilaporkan sehingga kini, yang mengimplikasikan peningkatan serentak dalam sirkuit sokongan. Ulasan bebas telah mencatat bahawa pengurangan ketinggian bit-cell sebanyak 16 peratus dan susunan perifri yang dioptimumkan menyumbang kepada hasil keseluruhan.
Pereka masih perlu mengesahkan bahawa sel berketumpatan tinggi boleh memenuhi keperluan masa akses dan voltan bagi peringkat cache yang berbeza. Cache L1 dan L2 yang pantas sering menggunakan sel yang lebih besar dan berarus lebih tinggi berbanding sel berketumpatan tinggi paling tinggi yang disebut dalam kertas teknologi. Nombor yang diterbitkan oleh itu mewakili had atas ketumpatan, bukan jaminan untuk setiap instan memori di cip. Walaupun begitu, ketersediaan pilihan sel berketumpatan tinggi yang jauh lebih kecil memperluaskan ruang reka bentuk untuk blok-blok yang kritikal dari segi kapasiti.
Unsur Pengepakan Lanjutan Memperluas Jangkauan Platform A14 Melampaui Die
Perihal A14 NanoFlex Pro merangkumi beberapa ciri pengemasan dan integrasi. Via silikon tembus, lapisan pengedaran semula inovatif yang menyokong jarak ikatan SoIC 4,5 µm, dan kapasitor MiM berprestasi tinggi disenaraikan sebagai pemboleh ubah untuk penskalaan peringkat sistem. Elemen-elemen ini memudahkan perakitan multi-die yang lebih rapat serta peningkatan penghantaran kuasa atau pemisahan dalam pakej canggih. Untuk produk yang sudah menggabungkan die pengiraan dengan stak cache atau HBM yang berasingan, jarak ikatan yang lebih halus dan pilihan interkonek yang diperbaiki boleh mengurangkan latensi dan meningkatkan bandwidth antara komponen-komponen.
Versi pertama A14 mengekalkan penghantaran kuasa sisi depan konvensional; varian belakang kuasa Super Power Rail yang kemudian dijangka muncul kira-kira setahun selepas itu. Komponen desktop dan pusat data berkuasa tinggi mungkin menunggu revisi kuasa belakang, sementara reka bentuk mudah alih dan berkuasa lebih rendah boleh mengambil platform awal tersebut. Peta jalan pengpaketan memperkuat pandangan A14 sebagai teknologi sistem daripada sekadar nod penskalaan transistor.
Milestone yang jelas membentang dari kerja pilihan semasa hingga 2027 risiko pengeluaran hingga 2028 volum
A14 masih berada dalam fasa uji coba dan penilaian pelanggan. Pengeluaran risiko dirancang untuk tahun 2027, diikuti oleh pengeluaran volumenik pada 2028. Abstrak IEDM mengesahkan sasaran pengeluaran volumenik. Keputusan ujian dalaman pada pertengahan 2026 menunjukkan prestasi peranti dan hasil SRAM mendekati 90 peratus sasaran, memberikan keyakinan bahawa jadual tersebut adalah realistik. Beberapa ulasan pasaran telah spekulasi mengenai kemungkinan percepatan sederhana, namun TSMC belum secara rasmi memajukan tarikh pengeluaran volumenik tinggi.
Pembinaan fab dan pemasangan alat terus berlanjut untuk menyokong peningkatan kapasiti, dengan jangkaan kapasiti akan mencapai puluhan ribu wafer sebulan sekali pengeluaran ditubuhkan. Tempoh panjang bertahun-tahun memberikan masa kepada pelanggan untuk menyelesaikan kerja reka bentuk, mengesahkan proses, dan mempersiapkan perisian serta peningkatan sistem. Oleh itu, produk yang dibina berdasarkan A14 tidak mungkin muncul dalam jumlah besar sebelum 2029, memberikan industri jendela yang boleh diramalkan untuk merancang mengenai kepadatan dan lingkungan prestasi baharu.
Hierarki Cache Masa Depan dalam CPU dan GPU Boleh Membesar Tanpa Pertumbuhan Die yang Sebanding
Dengan sel kepadatan tinggi yang lebih kecil tersedia, jurutera boleh mempertimbang semula keseimbangan antara ingatan L1, L2, L3, dan ingatan scratchpad khas. Cache peringkat terakhir yang lebih besar menjadi lebih boleh dilaksanakan dari segi luas silikon, berpotensi mengurangkan keperluan untuk penimbunan multi-die yang agresif semata-mata untuk alasan kapasiti. Reka bentuk GPU yang sudah mengalokasikan luas besar kepada ingatan tempatan boleh meningkatkan saiz buffer atau membebaskan transistor untuk multiprosesor streaming tambahan. Kesan bersihnya ialah fleksibiliti yang lebih besar dalam perdagangan antara prestasi dan kos.
Kerana wafer A14 akan kekal mahal, faedah ekonomi akan paling jelas kelihatan dalam produk yang sebelum ini mencapai had kawasan yang ketat. Pengguna awal di segmen AI dan berprestasi tinggi dijangka memanfaatkan kepadatan tambahan terlebih dahulu, diikuti oleh penggunaan yang lebih luas apabila proses ini matang dan kos menurun. Kesenjangan lapan tahun sejak penyusutan sel bermakna terakhir bermakna banyak metodologi reka bentuk sedia ada dibina berdasarkan saiz sel statik; metodologi ini kini akan dikemaskini untuk memanfaatkan dasar baharu.
Kenyataan pengeluaran akan menentukan sejauh mana silikon sepadan dengan nombor konferensi
Angka sel bit diukur pada struktur ujian yang dioptimakan di bawah keadaan terkawal. Makro pengeluaran mesti memenuhi julat yang lebih luas bagi voltan, suhu, dan keperluan kebolehpercayaan sambil hidup bersebelahan dengan transistor logik dan sambungan kompleks. Sirkuit bantuan, kelebihan berulang, dan ciri peningkatan hasil menambahkan ruang yang tidak tercermin dalam saiz sel tulen. Sel arus tinggi yang digunakan untuk cache kritikal kelajuan tetap lebih besar daripada sel padat paling padat. Kos wafer akan tinggi pada tahun-tahun awal nod, jadi kos mutlak cache mungkin tidak turun secepat kenaikan kepadatan.
Kekhawatiran ini adalah standard untuk sebarang teknologi proses baharu dan tidak mengurangkan kepentingan pengecilan yang dilaporkan. Mereka hanya menetapkan harapan bahawa faedah penuh pada peringkat sistem akan muncul secara beransur-ansur apabila pasukan reka bentuk, penyedia IP, dan jurutera proses foundry menyempurnakan pelaksanaannya. Pemantauan terhadap gambar die produk sebenar, pengumuman ketumpatan makro, dan komen pelanggan selepas 2028 akan memberikan pengesahan terakhir.
Sesi IEDM Disember Akan Menyediakan Perincian Teknikal Pertama Mengenai Platform
Kertas bertajuk “A14 CMOS NanoFlex Pro Platform Technology with 2nd Gen. Nano-sheet and Full Node PPA Benefits for HPC/AI and Mobile SoC Applications” dijadualkan pada petang 14 Disember 2026. Penulis dari TSMC akan memaparkan keputusan sel SRAM, klaim kepadatan, sasaran prestasi dan kuasa, serta ciri-ciri pembungkusan yang menyokong. Kertas konvensyen biasanya mengandungi data kuantitatif yang lebih banyak, keratan rentas proses, dan karakterisasi elektrik berbanding abstrak ringkas yang sudah awam.
Peserta industri akan mengkaji nombor yang diukur berbanding yang ditargetkan, variabiliti sel baru, dan sebarang perbincangan mengenai kesiapan pengeluaran. Persembahan ini juga akan membolehkan perbandingan langsung dengan kertas kerja serentak dari fabrik lain. Sehingga sesi itu, maklumat yang tersedia berdasarkan abstrak, pernyataan peta jalan syarikat, dan pelaporan sekunder yang konsisten daripada akhir Oktober 2026. Perbincangan IEDM dengan itu merupakan titik periksa awam seterusnya untuk cerita A14 SRAM.
Soalan Lazim
Apakah saiz sebenar sel SRAM padat A14 yang dilaporkan dan bagaimanakah ia dibandingkan dengan nod-nod sebelumnya?
Laporan abstrak dan sokongan TSMC menyatakan bahawa bitcell SRAM 6T berketumpatan tinggi akan mengukur kurang daripada 0.017 µm². Sel yang sama telah mengukur kira-kira 0.021 µm² daripada proses N5 yang diperkenalkan pada 2020 sehingga N3E dan N2. Penurunan ini oleh itu melebihi 19 peratus dalam luas, yang sepadan dengan peningkatan teori lebih daripada 23 peratus dalam bilangan sel yang boleh muat dalam luas silikon tertentu sebelum pertimbangan overheard periferal.
Kapankah A14 mencapai pengeluaran berskala besar dan bilakah produk pertama mungkin muncul?
Pembuatan volumetrik ditargetkan untuk tahun 2028. Penghasilan risiko dirancang untuk tahun 2027. Disebabkan jangka masa biasa antara kelayakan proses dan penyelesaian reka bentuk produk, penghantaran produk yang dibina berdasarkan A14 tidak dijangka dalam jumlah besar sebelum 2029.
Bagaimana prestasi dan sasaran kuasa A14 berbanding N2?
Pada kuasa yang sama, A14 dijangka memberikan kelajuan 10–15 peratus lebih tinggi. Pada kelajuan yang sama, penggunaan kuasa dijangka turun 25–30 peratus. Ketumpatan cip keseluruhan dijangka meningkat sebanyak kira-kira 20 peratus melalui kesan gabungan penskalaan logik dan SRAM.
Adakah bitcell yang lebih kecil secara automatik menerjemahkan kepada 19 peratus lebih banyak cache pada cip yang siap?
Tidak. Sirkuit periferal yang mengelilingi array, decoder, sense amplifier, dan logik terkait, menempati ruang tambahan dan mungkin tidak mengecil pada kadar yang sama. Keuntungan kepadatan makro bersih oleh itu akan lebih rendah daripada pengurangan luas sel mentah, walaupun TSMC mengklaim kepadatan makro tertinggi yang dilaporkan sehingga kini.
Bagaimana sel A14 SRAM berbanding dengan angka yang diumumkan oleh Intel?
Sel berpadat 18A Intel disenaraikan pada 0.021 µm², sepadan dengan saiz yang digunakan TSMC sejak N5. Jika sel A14 kekal di bawah 0.017 µm² dalam pengeluaran, TSMC akan memegang kelebihan nombor dalam metrik spesifik itu pada masa yang berkaitan.
Mengapa penskalaan SRAM tertinggal jauh daripada penskalaan logik selama ini?
Sel enam transistor peka terhadap variasi proses, kebocoran, dan ketabahan pada voltan rendah. Mengekalkan margin bunyi dan keupayaan penulisan yang mencukupi sambil terus mengurangkan saiz transistor telah terbukti lebih sukar daripada penskalaan peranti logik tulen, menyebabkan dataran berbilang tahun yang diperhatikan selepas N5.
Penafian: Maklumat pasaran umum ini, yang mungkin berasal dari sumber pihak ketiga, komersial, atau disponsori, disediakan semata-mata untuk rujukan dan tujuan pendidikan dan tidak merupakan nasihat kewangan atau pelaburan, tawaran, ajakan, atau jaminan. Kami menafikan tanggungjawab atas ketepatan, kelengkapan, kebolehpercayaan, dan sebarang kerugian yang timbul. Pelaburan/dagangan melibatkan risiko; prestasi lepas tidak menjamin keputusan masa depan. Pengguna harus menyelidik, menilai dengan bijak, dan mengambil tanggungjawab penuh. Untuk butiran lanjut, sila rujuk Terma Penggunaan dan Penafian Risiko KuCoin.
Penafian: Halaman ini telah diterjemahkan dengan menggunakan teknologi AI untuk keselesaan anda. Untuk mendapatkan maklumat yang paling tepat, rujuk kepada versi bahasa Inggeris asal.