सेमीएनालिसिस टेयरडाउन दिखाता है कि SMIC का N+3 नोड Intel के 18A के साथ मेटल पिच में मेल खाता है

अतिथि: डायलन पेटल, सेमीएनालिसिस के संस्थापक

Host: None (Independent Commentary Video)

पॉडकास्ट स्रोत: SemiAnalysis

क्या चीन ने अभी Intel को हरा दिया?

Broadcast Date: July 20, 2026

भावना घोषणा: यह वीडियो SemiAnalysis के STEEL डिसेक्शन लैब की पहली खुली रिपोर्ट की व्याख्या है, जो सीधे उनके पेड डिसेक्शन उत्पाद का प्रचार करता है। SemiAnalysis, TechInsights के साथ सीधे व्यावसायिक प्रतिस्पर्धा में है (जिसे व्यक्तिगत समतुल्य निवेश द्वारा बेचा जा रहा है, और SemiAnalysis की आय TechInsights से अधिक है)। नीचे दिए गए सामग्री को उनके तकनीकी विश्लेषण के अनुसार सटीक रूप से प्रस्तुत किया गया है, और इसका मतलब है कि यह हमारी संस्था की स्थिति का प्रतिनिधित्व नहीं करता है।

SemiAnalysis ने हुआवेई के नवीनतम फ्लैगशिप चिप, किर्शन 9030 को खोलकर इलेक्ट्रॉन माइक्रोस्कोप के तहत सबसे पतली धातु लाइन की चौड़ाई मापी। परिणाम अप्रत्याशित रहा: SMIC की तीसरी पीढ़ी के 7 नैनोमीटर प्रक्रिया N+3 की न्यूनतम धातु अंतराल केवल 32.5 नैनोमीटर है, जो Intel के Panther Lake पर उपयोग किए जा रहे 36 नैनोमीटर की तुलना में संकीर्ण है। EUV लिथोग्राफी मशीन की आपूर्ति से वंचित एक चीनी वेफर फैक्ट्री ने Intel के अग्रणी नोड से अधिक बुनावट घनत्व प्राप्त किया है।

लेकिन SemiAnalysis ने अपनी रिपोर्ट में ही चेतावनी दी है कि यह संख्या जानबूझकर चुनी गई है। N+3 वास्तव में ट्रांजिस्टर घनत्व में TSMC के N6 के बराबर हो गया है, लेकिन इसकी कीमत चारगुना पैटर्निंग, अधिक मास्क, उच्चतर लागत और कम उत्पादन दक्षता के रूप में है; प्रदर्शन और बिजली खपत और पीछे रह गए हैं, जिससे किरिन 9030 लगभग तीन साल पहले के एंड्रॉइड फ्लैगशिप के समान है। सरल शब्दों में, चीनी चिप्स अभी भी कई साल पीछे हैं, लेकिन पीछे होना मतलब कि फंस गए हैं नहीं। निर्यात प्रतिबंधों ने चीन को रोका नहीं, बल्कि सवाल बदल दिया। वीडियो का अंतिम कथन सबसे महत्वपूर्ण है: चीन को TSMC के पीछे पहुँचने की जरूरत नहीं, बस इतना अच्छा होना है कि TSMC की कभी जरूरत ही न पड़े।

उस अद्भुत शीर्षक संख्या के बारे में

EUV के बिना EUV स्तर की घनत्व कैसे प्राप्त करें

डेंसिटी टाइएर और परफॉर्मेंस लैग के बारे में

क्यों लोग अभी भी चीन से डरते हैं

सच्चे निर्णायक बिंदु के बारे में

अभी, अर्धचालक निर्माण की दुनिया दो समूहों में बंट गई है: जिनके पास EUV लिथोग्राफी मशीन है, और जिनके पास नहीं है। EUV के बिना चीन के लिए स्पष्ट नुकसान है, लेकिन यह निर्माण अंतर वास्तव में कितना बड़ा है?

यह हुआवेi के नवीनतम फ्लैगशिप स्मार्टफोन में उपयोग किया जाने वाला हाईसिक राइसेन 9030 चिप है। कुछ हफ्तों पहले, SemiAnalysis ने इसे काटकर इलेक्ट्रॉन माइक्रोस्कोप के नीचे रखा और चिप के अंदर की सबसे पतली धातु की पट्टियों, यानी धातु अंतराल का मापन किया। परिणाम अप्रत्याशित थे।

किरिन 9030 में आंतरिक धातु अंतराल केवल 32.5 नैनोमीटर है, जो पैंथर लेक से छोटा है, जबकि पैंथर लेक Intel के नवीनतम 18A नोड का उपयोग करता है। एक चीनी वेफर फैक्ट्री, जिसे सबसे उन्नत उपकरणों से वंचित किया गया है और जिसके पास EUV नहीं है, उसकी वायरिंग घनत्व Intel के अग्रणी EUV नोड से लगभग 10% अधिक संकुचित है।

इस वीडियो में तीन बातें समझिए: SMIC के पास EUV नहीं है, फिर भी वह कैसे काम कर रहा है; क्यों लाइनें पतली होना हमेशा बेहतर नहीं होता; और क्यों भले ही कई साल पीछे हो, चीन अब वेफर निर्माण के मेज पर एक महत्वपूर्ण खिलाड़ी बन चुका है।

सबसे पहले बताते हैं कि ये डिजिटल और मापन कहाँ से आए हैं, क्योंकि यह खुद बहुत दिलचस्प है।

SemiAnalysis ने एक डिस्मंटल लैब बनाई है, जिसका नाम STEEL है, जिसका पूरा नाम SemiAnalysis Teardown Engineering and Evaluation Lab है। डिस्मंटल का अर्थ है, दुनिया के सबसे उन्नत चिप्स को भौतिक रूप से खोलकर यह पता लगाना कि इसे कैसे बनाया गया है। पिछले लगभग बीस सालों में, इस कार्य को स्केल पर करने वाली एकमात्र कंपनी थी, अब ऐसा नहीं है।

तो आप अगले कुछ ही देखेंगे, सेक्शन, लाइन विड्थ, ट्रांजिस्टर की संख्या, सब कुछ सीधे STEEL से आया है।

"सर्जरी टेबल" पर लेटा हुआ麒麟 9030 है, हुआवेई का फ्लैगशिप SoC, SMIC की तीसरी पीढ़ी के 7 नैनोमीटर प्रक्रिया पर आधारित, आंतरिक कोडनाम N+3, और वर्तमान में चीन की सबसे उन्नत प्रक्रिया।

लेकिन एक अंक अकेले कोई मतलब नहीं रखता, इसके लिए एक संदर्भ की आवश्यकता होती है। इसलिए, STEEL ने एक और चिप, मेडियाटेक हेलियो G99, एक सस्ते मोबाइल SoC को भी खोला जो ताइवान सेमीकंडक्टर मैनुफैक्चरिंग कंपनी (TSMC) की N6 प्रक्रिया का उपयोग करता है। कारण सरल है: TSMC की N6 प्रक्रिया और SMIC की 7 नैनोमीटर N+3 प्रक्रिया लगभग एक ही स्तर पर हैं। एक को पश्चिमी सबसे उन्नत उपकरणों से बनाया गया है, जबकि दूसरे को चीन में, निर्यात नियंत्रण के तहत बनाया गया है। दोनों को एक ही सूक्ष्मदर्शी के नीचे रखने से, परिणाम उम्मीद है कि पूरी कहानी सामने आएगी।

Intel 18A के शीर्षक की तुलना करने से पहले, N+3 की N6 से तुलना करें। क्या SMIC का N+3 N6 की तुलना में अधिक सूक्ष्म धातु अंतराल प्राप्त कर पाया? सरल उत्तर: हाँ, किया।

किर्शन 9030 का आंतरिक न्यूनतम धातु अंतराल 32.5 नैनोमीटर पाया गया है, जबकि N6 पर आधारित हेलियो G99 का न्यूनतम धातु अंतराल 40 नैनोमीटर है, जिसमें काफी अंतर है।

लेकिन "लाइनें पतली हैं" का मतलब घनत्व है, यानी एक वर्ग मिलीमीटर में कितने लॉजिक को फिट किया जा सकता है, यह सीधे इस चिप या इस नोड के कुल प्रदर्शन को नहीं दर्शाता। न्यूनतम धातु अंतराल केवल समीकरण का एक हिस्सा है, यह बताता नहीं है कि लॉजिक स्विच कितनी तेज़ी से काम करता है या कितनी बिजली खपत होती है।

केवल घनत्व को देखते हुए, SMIC ने वास्तव में यह किया है। N+3 लगभग प्रति वर्ग मिमी 113 मिलियन ट्रांजिस्टर है, जबकि TSMC N6 लगभग 108 मिलियन है। इसलिए, हाँ, SMIC का सबसे हालिया DUV नोड, वास्तव में एक EUV नोड से अधिक घनत्व प्राप्त करता है।

EUV के बिना, EUV स्तर की घनत्व कैसे प्राप्त करें? दो तरीके हैं, जिनमें से प्रत्येक की अपनी कीमत है।

पहली तकनीक बहु-पैटर्निंग है। EUV आपको एक ही शॉट में एक अपेक्षाकृत सूक्ष्म पैटर्न बनाने की अनुमति देता है। EUV के बिना, आपको अधिक रचनात्मक होना होगा। इसका तरीका यह है कि पहले एक ग्रॉस पैटर्न बनाएं, फिर किनारों पर एक पतली स्पेसर परत जमा करें, फिर एच्चिंग करें, और इन स्पेसर्स को एक नया, अधिक सूक्ष्म मास्क के रूप में उपयोग करें। यह एक रेखा खींचने, उसके दोनों किनारों को ट्रेस करके दो और पतली रेखाएँ प्राप्त करने, और फिर इसे दोहराने के समान है। एक बार करना सेल्फ-अलाइंड डुअल पैटर्निंग (SADP) कहलाता है, क्योंकि स्पेसर स्वयं मौजूदा पैटर्न के आधार पर बनते हैं। दो बार करना सेल्फ-अलाइंड क्वाड्रपल पैटर्निंग (SAQP) है। SMIC की सबसे सूक्ष्म परत के लिए SAQP का संस्करण आवश्यक है।

हर बार और चलने पर, एक और प्रकाश कवच, एक और अलाइनमेंट, और एक और गलती का अवसर मिलता है, जिससे लागत बढ़ती है और योग्यता कम होती है। "आप जानते हैं कि मुझे कम योग्यता पसंद नहीं है।"

दूसरी रणनीति DTCO है, जिसका अर्थ है डिजाइन और प्रक्रिया सह-अनुकूलन। इसका अर्थ है कि चिप डिजाइन और निर्माण प्रक्रिया को अलग-अलग समस्याओं के रूप में नहीं, बल्कि एक साथ अनुकूलित किया जाए। व्यावहारिक रूप से, इसका मतलब है कि इकाई लेआउट को संकुचित करना: प्रत्येक ट्रांजिस्टर के लिए कम फिन्स का उपयोग करना, गेट संपर्क को सक्रिय गेट के ऊपर सीधे स्थापित करना बजाय एक ओर स्थानांतरित करना, या पड़ोसी इकाइयों के बीच की अलगाव दूरी को कम करना।

प्रत्येक DTCO ट्रिक से कुछ क्षेत्रफल बचता है, लेकिन प्रत्येक ट्रांजिस्टर को अधिक कमजोर और मॉडल करने में अधिक कठिन बना देती है। इसलिए SMIC वास्तव में TSMC के EUV नोड के साथ घनत्व में बराबरी कर गया है, लेकिन इसके लिए अधिक मास्क, अधिक चरण और अधिक विफलता के संभावना के साथ DUV को brute force किया है। यह बराबरी नहीं है।

घनत्व बहुत प्रभावशाली लगता है, लेकिन यही वह जगह है जहाँ यह टूटना शुरू होता है। क्योंकि क्षेत्रफल सबसे आसानी से बदला जा सकने वाला पैमाना है, जबकि बिजली की खपत और प्रदर्शन बहुत कठिन हैं।

2000 के मध्य में डेनार्ड स्केलिंग लॉ के अस्तित्व के समाप्त होने के बाद, रॉबर्ट डेनार्ड के नाम पर रखी गई पुरानी नियम (जिसके अनुसार ट्रांजिस्टर छोटे होने पर तेज़ और अधिक ऊर्जा-कुशल होते हैं) समाप्त हो गया। वह मुफ्त स्केलिंग समाप्त हो चुकी है; DTCO के बाद, गति और कुशलता के लिए अलग-अलग प्रयास करने पड़ते हैं, और दोनों एक साथ प्राप्त नहीं किए जा सकते।

यही SMIC N+3 नोड पर देखा जा सकता है। किरिन 9030 प्रो एक अपेक्षाकृत सघन चिप है, लेकिन इसका प्रदर्शन लगभग तीन साल पुराने एंड्रॉइड फ्लैगशिप के बराबर है। आज के ऐप्पल, क्वालकॉम, मेडियाटेक और सैमसंग के सर्वश्रेष्ठ के साथ तुलना करने पर, यह बिल्कुल अलग स्तर पर है। दक्षता में अंतर गति के अंतर से भी अधिक है।

सबसे स्पष्ट उदाहरण ऐपल के छोटे-छोटे ऊर्जा कुशल कोर हैं, वास्तव में बहुत छोटे। ऐपल के E-कोर्स की पूर्णांक प्रदर्शन क्षमता हुआवे के प्राइम कोर से बेहतर है, और केवल लगभग 1 वाट बिजली खपत करता है, जबकि हुआवे का प्राइम कोर 4.5 वाट खपत करता है। प्रति क्लॉक प्रदर्शन के हिसाब से, हुआवे का प्राइम कोर लगभग Arm Cortex-X2 के स्तर पर है, जो 2021 का डिज़ाइन है। सच बताऊं तो, यह काफी सम्मानजनक इंजीनियरिंग है। लेकिन ऐपल का 2020 का M1, समान बिजली खपत में प्रति क्लॉक प्रदर्शन में लगभग 35% तेज़ है। और वर्तमान अग्रणी समूह इन दोनों से कई कदम आगे है।

इसलिए N+3, N6 की तुलना में घनत्व में हल्का लाभ रखता है, लेकिन N6 पहले से ही कई साल पुराना नोड है। ऐपल और क्वालकॉम N4, N3 पर चिप्स बना रहे हैं, जो अधिक सघन हैं और वोल्टेज-फ्रीक्वेंसी कर्व भी काफी बेहतर है। इस साल के अंत में N2 पर आधारित चिप्स भी आने वाले हैं। उनके पास अधिक ट्रांजिस्टर हैं, और प्रत्येक ट्रांजिस्टर कम बिजली खपत में तेजी से स्विच होता है। SMIC गलत दिशा में पीछा कर रहा है। लाइनें पतली हो गई हैं, घनत्व बढ़ गया है, लेकिन नोड का भौतिक संरचनात्मक पहलू पीछे रह गया है।

N+3 और Intel के नवीनतम 18A को एक साथ रखने पर अंतर अधिक स्पष्ट होता है। दस्तावेज़ों के अनुसार, 18A 32 नैनोमीटर के M0 धातु अंतराल को प्राप्त कर सकता है, जो N+3 के बराबर है। हालाँकि, Panther Lake पर, Intel ने उच्च प्रदर्शन वाली इकाइयों का व्यापक रूप से उपयोग किया है, जिससे धातु अंतराल बढ़कर 36 नैनोमीटर हो गया है।

डिजाइन लक्ष्य के अनुसार, अधिक ढीला M0 अंतराल जटिलता को कम करने के कारण लागत और उत्पादन दक्षता में लाभ भी लाता है। लेकिन यह शर्त है कि आपके पास यह स्वतंत्रता है कि कहाँ और कैसे स्केल करना है, जिसका अर्थ है कि "Intel से भी पतला" शीर्षक सच है, लेकिन प्रतिस्पर्धा को नहीं दर्शाता। आंकड़े सच हैं, लेकिन वे जिस चीज़ को मापते हैं, वह यह नहीं तय करता कि कौन जीतेगा।

ट्रांजिस्टर घनत्व के मामले में, 18A N+3 को स्पष्ट रूप से पीछे छोड़ देता है, भले ही धातु अंतराल थोड़ा ढीला हो। क्योंकि चिप केवल घनत्व ही नहीं होती, और घनत्व केवल M0 धातु अंतराल ही नहीं होता। पृष्ठीय बिजली आपूर्ति आपको सामने की धातु अंतराल को छोटा करने की अनुमति देती है, क्योंकि बिजली कनेक्शन चिप के पीछे से प्रवेश करते हैं।

तो फिर लोग चीन से क्यों डरते हैं? कुछ साल पीछे रह जाना और बिल्कुल रुक जाना, दो अलग बातें हैं।

SMIC के DUV पर अभी भी विकास का स्थान है। अधिक सूक्ष्म निचली धातुएँ, जैसे M0 केवल पहली धातु है, और उसके बाद और भी कई परतें हैं। छोटी इकाइयाँ, अधिक संकुचित गेट स्पेसिंग। कागज पर, भविष्य का N+4 लगभग TSMC N5 स्तर के घनत्व को पार कर सकता है, और पीछे की तरफ बिजली आपूर्ति वाला N+5 Intel 18A स्तर के घनत्व तक पहुँच सकता है। लेकिन फिर से कहता हूँ, केवल घनत्व के मामले में—बिजली की खपत और प्रदर्शन पीछे रह जाएगा।

मुख्य बात यह है कि कठिनाई जमा होती है। प्रत्येक अनुकूलन अलग-अलग देखने पर तर्कसंगत है, लेकिन EUV के बिना उन सभी को एक साथ जोड़ना संभव नहीं है, और प्रत्येक नया नोड पिछले से अधिक धीमा, महंगा और कम सहिष्णु होता है। आप दीवार पर चढ़ते रह सकते हैं, लेकिन दीवार केवल और अधिक तीव्र होती जाएगी।

निर्यात नियंत्रण ने चीन को रोक नहीं पाया, बस एक अलग प्रश्न बन गया जिसे चीन हल कर रहा है।

और ज्ञान फैल रहा है। SMIC को N+2 और N+3 को अन्य घरेलू वेफर फैक्ट्रियों को लाइसेंस देने के लिए कहा गया है। यदि इन प्रक्रियाओं का अनुभव AI त्वरकों पर स्थानांतरित हो जाता है, तो किसी एक वेफर फैक्ट्री को सांसद करने की समस्या नहीं, बल्कि पूरा पारिस्थितिकी तंत्र समस्या बन जाता है।

SMIC के 7 नैनोमीटर N+3 नोड का त्वरित समीक्षा करें। कोई EUV नहीं, कोई पीछे की तरफ बिजली आपूर्ति नहीं। जटिलता अधिक, लागत अधिक, दक्षता का अंतर वास्तविक है। अग्रणी प्रत्येक महत्वपूर्ण मापदंड के आधार पर, चीन टाइवेक, Intel और सैमसंग के साथ अंतर को कम नहीं कर रहा है। सूक्ष्मदर्शी के नीचे यह मूलभूत बात स्पष्ट है।

लेकिन "अग्रणी प्रौद्योगिकी से पीछे रहना" और "अप्रासंगिक होना" दो अलग बातें हैं। यदि भारतीय चिप्स इतने अच्छे हों कि उन्हें मोबाइल, निष्कर्षण, नेटवर्क, या किसी भी सुरक्षा-संवेदनशील क्षेत्र में उपयोग किया जा सके, तो यह जीत है। चीन को टाइवेक के समान बनने की आवश्यकता नहीं है। उन्हें सिर्फ इतना अच्छा बनना है कि वे कभी भी टाइवेक की आवश्यकता महसूस न करें।

वीडियो में सभी सामग्री STEEL द्वारा प्रदान की गई है: एनोटेशन, ब्लॉक स्तर का विश्लेषण, और सीधे इलेक्ट्रॉन माइक्रोस्कोप सेक्शन द्वारा लॉजिक और स्टोरेज को काटना। वीडियो में कई चीजें विस्तार से नहीं दिखाई गई हैं: पूरी प्रक्रिया प्रवाह, सामग्री विश्लेषण, फिन माप, और पैकेजिंग डिसासेम्बल। SMIC के नवीनतम नोड की गहराई से जांच देखने के लिए, SemiAnalysis के डिसासेम्बल लेख को देखें, जिसका लिंक वीडियो विवरण में है।

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संगठित और संकलित: शेनचाओ टेकफ्लो