HBM4 सिस्टम-लेवल नवाचारों के साथ AI हार्डवेयर को पुनः परिभाषित करता है

जैसे-जैसे AI बड़े मॉडल के प्रशिक्षण और निष्कर्षण की मांग लगातार बढ़ रही है, कैलकुलेशन यूनिट से अधिक स्टोरेज बैंडविड्थ ने कैलकुलेशन चिप की प्रदर्शन सीमा को प्रभावित किया है, और HBM हाई-बैंडविड्थ मेमोरी उच्च-अंत AI हार्डवेयर के अपग्रेड की प्रमुख बाधा बन गई है। HotChips2026 अंतरराष्ट्रीय उच्च-अंत चिप तकनीक सम्मेलन में, विश्व के दो प्रमुख स्टोरेज नेता सैमसंग और SK हाइलेस ने HBM4 की अगली पीढ़ी के विकास मार्ग का सामूहिक रूप से खुलासा किया, जिसने वर्षों से प्रचलित HBM अपग्रेड तर्क को तोड़ दिया।

पिछले समय में DRAM की दर और स्तरों को बढ़ाने के बजाय, नवीनतम HBM4 आर्किटेक्चर पूरी तरह से Base Die लॉजिक प्रक्रिया अपग्रेड, मिक्स्ड बॉन्डिंग 3D स्टैकिंग और EMIB हाइब्रिड हेटरोजीनस पैकेजिंग की तीन नवीनतम दिशाओं की ओर जा रहा है। तकनीकी अपग्रेड के पीछे, HBM एकल स्टोरेज डिवाइस से "स्टोरेज + लॉजिक + पैकेजिंग + IP + EDA" एकीकृत प्रणाली में परिवर्तन हो रहा है।

पिछले HBM3 और HBM3E के आवृत्ति चक्र में, उद्योग की तकनीकी उन्नति का तर्क अपेक्षाकृत स्थिर था, और मुख्य अनुकूलन DRAM स्टोरेज डाई पर केंद्रित था, जिसमें एकल डाई के ट्रांसमिशन दर में वृद्धि, स्टैकिंग परतों की संख्या में वृद्धि, और माइक्रो-बंप इंटरकनेक्ट संरचना के अनुकूलन के माध्यम से कुल बैंडविड्थ में स्थिर वृद्धि हुई। इस प्रणाली के तहत, निचला Base Die केवल संकेत रीले, पावर डिस्ट्रीब्यूशन और परीक्षण सहायता के लिए जिम्मेदार था, और एक पासिव संकेत सेतु के रूप में कार्य करता था। प्रक्रिया संरचना लंबे समय तक परिपक्व स्टोरेज-उत्पन्न प्रक्रिया का पालन करती रही, जिसमें बड़े पैमाने पर आवृत्ति की आवश्यकता नहीं थी, और पूरे HBM उत्पाद की तकनीकी बाधाएँ और उत्पादन सीमाएँ पूरी तरह से DRAM निर्माण प्रक्रिया में केंद्रित थीं।

लेकिन AI कैलकुलेशन की मांग घातीय रूप से बढ़ने के साथ, पारंपरिक इटरेशन मॉडल का सीमांत प्रभाव तेजी से कम हो रहा है। अत्यधिक बैंडविड्थ स्थितियों में, DRAM की दर में केवल वृद्धि से गंभीर सिग्नल क्रॉसटॉक, बिजली की खपत में तीव्र वृद्धि और टाइमिंग विस्थापन जैसी समस्याएं उत्पन्न होती हैं, और द्वि-आयामी समतल अनुकूलन अत्यधिक कैलकुलेशन लोड के लिए अनुकूलित नहीं हो पा रहा है। इस उद्योग की चुनौती के समाधान के लिए, HotChips2026 के इस सम्मेलन में, सैमसंग और SK हाइलेक्स ने समानांतर रूप से एक नया तकनीकी दृष्टिकोण प्रकाशित किया है, जिसमें HBM4 के युग में मुख्य क्रांति का केंद्र अब स्टोरेज पेकेज नहीं, बल्कि निचले स्तर के Base Die का प्रणालीगत पुनर्निर्माण है।

दो प्रमुख निर्माता अपनी तकनीकी योजनाओं में स्पष्ट अंतर लाए हैं। सैमसंग ने HotChips सम्मेलन में खुलासा किया कि उसके HBM4/HBM4E उत्पादों में Base Die पर अपनी 4nm लॉजिक प्रक्रिया का उपयोग किया गया है, जबकि CDie पर 1cDRAM नोड का उपयोग किया गया है, जिसकी पिन रेट 11.7Gbps तक पहुँच सकती है और 13Gbps तक बढ़ाई जा सकती है, जिससे एकल स्टैक बैंडविड्थ 3.3TB/s तक पहुँच सकती है। लॉजिक प्रक्रिया के उच्च घनत्व ट्रांजिस्टर के लाभ के माध्यम से, Base Die में उच्च प्रदर्शन वाले PHY सर्किट, सिग्नल एरर करेक्शन मॉड्यूल और पावर मैनेजमेंट यूनिट को एकीकृत किया जा सकता है, जिससे उच्च गति सिग्नल पूर्णता में काफी सुधार होता है और अत्यधिक बैंडविड्थ के दौरान समयबद्धता की समस्याओं को हल किया जाता है। इसके साथ ही, सैमसंग ने अपने आर्किटेक्चर डिज़ाइन में स्पष्ट रूप से निर्दिष्ट किया है कि कुछ मेमोरी कंट्रोल लॉजिक को Base Die पर स्थानांतरित किया जाएगा, जिससे GPU के पक्ष में सिलिकॉन क्षेत्रफल मुक्त होता है, और कम्प्यूटिंग यूनिट के विस्तार के लिए स्थान प्रदान किया जाता है।

SK हाइलेस ने विभाजित सहयोग के आधार पर आवर्ती मॉडल अपनाया है और टाइवेस के साथ सहयोग किया है, जिसमें बेस डाई के लिए टाइवेस की 12 एनएम लॉजिक प्रक्रिया का उपयोग किया गया है। सैमसंग की पूर्णतः स्व-विकसित लॉजिक आर्किटेक्चर के विपरीत, SK हाइलेस का दृष्टिकोण बड़े पैमाने पर उत्पादन की स्थिरता पर अधिक ध्यान केंद्रित करता है, जहाँ बेस डाई के पावर सप्लाई नेटवर्क और थर्मल कंडक्टिविटी स्ट्रक्चर को अनुकूलित करके 12 स्तरों तक और 16 स्तरों तक की अत्यधिक स्टैक्ड आर्किटेक्चर की ठंडा रखने की आवश्यकता और लोड की मांगों के अनुसार समायोजित किया गया है। इन दोनों रास्तों की भिन्नता के कारण, HBM4 के बेस डाई के अंदर की लॉजिक आर्किटेक्चर एक समान नहीं है, और विभिन्न निर्माताओं के उत्पादों में प्रक्रिया, प्रदर्शन और अनुकूलन के संदर्भ में प्राकृतिक अंतर है, जिससे भविष्य के सप्लाई चेन समायोजन और चिप डिज़ाइन के पुनरावृत्ति में पूरी तरह से नए कठिनाइयाँ उत्पन्न होती हैं।

Base Die के स्विचिंग लॉजिक प्रक्रिया से बहुत सारे लाभ मिलते हैं। लॉजिक प्रक्रिया उच्च ट्रांजिस्टर घनत्व प्राप्त करने की अनुमति देती है, PHY सर्किट की सिग्नल इंटीग्रिटी और शक्ति नियंत्रण को अनुकूलित करती है, जिससे HBM4 के दोगुने होने के बाद 2048-बिट I/O चौड़ाई को संभाला जा सकता है। साथ ही, Base Die में उपलब्ध चिप क्षेत्रफल को निकट-स्मृति गणना के लिए हार्डवेयर स्थान प्रदान किया जाता है, जिससे HBM केवल डेटा कंटेनर के रूप में ही सीमित नहीं रहता, बल्कि स्मृति के भीतर सरल डेटा प्री-प्रोसेसिंग की गणना की जा सकती है, जिससे फोन-न्यूमैन आर्किटेक्चर के डेटा मूवमेंट के दबाव में कमी आती है। हालाँकि, इसकी कीमत भी महत्वपूर्ण है—HBM अब एक ऐसा उत्पाद नहीं है जिसे स्मृति निर्माता पूरी तरह से स्वयं पूरा कर सकते हैं; लॉजिक मैनुफैक्चरिंग क्षमता, IP डिज़ाइन क्षमता, और प्रक्रिया-पार सह-अनुकूलन सभी HBM के बड़े पैमाने पर उत्पादन के प्रतिबंध बन गए हैं। DRAM निर्माताओं को लॉजिक मैनुफैक्चरर्स के साथ गहरी सहकार्यता की आवश्यकता होगी, डिज़ाइन, प्रमाणीकरण, और प्रोडक्शन साइकल लंबे हो जाएंगे, और सप्लाई चेन की जटिलता दोगुनी हो जाएगी।

HotChips2026 का एक और महत्वपूर्ण संकेत है कि HBM के सिस्टम इंटीग्रेशन पैकेजिंग रास्ते की ओर विविधता की ओर बढ़ रही है, टाइवेन का CoWoS अब एकमात्र हल नहीं है, मिक्स्ड पैकेजिंग समाधान मंच पर आ गए हैं, और स्टैक्ड इंटरनल बॉन्डिंग तकनीक मिक्स्ड बॉन्डिंग 3D स्टैकिंग की ओर स्थानांतरित हो रही है।

एसके हाइनेक्स ने अपने सम्मेलन में पुष्टि की कि वे HBM4 और कॉम्प्यूटिंग चिप के बीच 2.5D सिस्टम एकीकरण के लिए इंटेल की EMIB एम्बेडेड सिलिकॉन ब्रिज तकनीक का मूल्यांकन कर रहे हैं। पारंपरिक CoWoS में GPU और HBM के बीच सभी सिग्नल इंटरकनेक्शन के लिए एक बड़ा सिलिकॉन इंटरपोज़र उपयोग किया जाता है, जो उत्कृष्ट प्रदर्शन प्रदान करता है, लेकिन इंटरपोज़र की लागत अत्यधिक होती है और लिथोग्राफी मशीन के मास्क साइज़ के प्रतिबंध के कारण उत्पादन क्षमता में वृद्धि कठिन होती है। पूरी दुनिया में CoWoS की उत्पादन क्षमता लंबे समय से मांग से कम है, जिसके कारण शीर्ष ग्राहक पहले से ही उत्पादन क्षमता को प्राथमिकता देते हैं, और अन्य निर्माताओं को प्रोडक्शन लाइन प्राप्त करने के लिए लंबी प्रतीक्षा करनी पड़ती है। EMIB पूरे सिलिकॉन इंटरपोज़र को छोड़कर, केवल चिप सिग्नल इंटरैक्शन के स्थानीय क्षेत्रों में सूक्ष्म सिलिकॉन ब्रिज समाहित करता है, जबकि अधिकांश वायरिंग को ऑर्गेनिक सबस्ट्रेट पर स्थानांतरित कर दिया जाता है, और स्थानीय सिलिकॉन ब्रिज उच्च-घनत्व और उच्च-गति सिग्नल प्रसारण पूरा करता है। यह समाधान पैकेजिंग लागत को कम करता है, मास्क साइज़ सीमा को पार करता है, और बड़े पैमाने पर मल्टी-चिप एकीकरण को संभव बनाता है। Google TPU पहले से ही EMIB को अपनी अगली पीढ़ी के समाधानों में शामिल करने के लिए चयन सूची में सम्मिलित कर चुका है।

लेकिन EMIB का अर्थ CoWoS का सीधा विकल्प नहीं है। अत्यधिक घनत्व वाले सिग्नल स्थितियों में, EMIB के स्थानीय सिलिकॉन ब्रिज के सिग्नल नुकसान और पावर इंटीग्रिटी अभी भी पूर्ण सिलिकॉन इंटरपोज़र के साथ अंतर रखते हैं। SK हाइलेक्स की स्थिति यह है कि वह EMIB को एक महत्वपूर्ण पूरक मार्ग के रूप में लागू करे, न कि पूर्णतः विकल्प के रूप में। उच्च-अंत ट्रेनिंग चिप्स अभी भी CoWoS का प्राथमिकता से उपयोग करते रहेंगे, जबकि मध्यम-उच्च-अंत इन्फरेंस और बड़ी कैलकुलेशन स्पीड एक्सेलरेटर्स EMIB समाधान का उपयोग करके पैकेजिंग क्षमता के दबाव को कम कर सकते हैं, जिससे दोनों मार्गों का समानांतर विकास होगा।

HBM स्टैक के अंदर, यानी बहु-स्तरीय DRAM डाई के बीच के बॉन्डिंग तकनीक, MRMUF से मिश्रित बॉन्डिंग की ओर संक्रमण के चरण में है। वर्तमान में HBM4 के बड़े पैमाने पर उत्पादन संस्करण में, MRMUF, TCNCF थर्मल कंप्रेशन बॉन्डिंग समाधान अभी भी प्रमुख हैं, जो माइक्रो-बबल्स का उपयोग करके स्तरों के बीच इंटरकनेक्ट करते हैं। हालाँकि, जैसे-जैसे स्टैकिंग की संख्या 16 स्तरों तक पहुँचती है, माइक्रो-बबल्स की दूरी, थर्मल प्रतिरोध और शक्ति खपत धीरे-धीरे भौतिक सीमा तक पहुँच रही है। मिश्रित बॉन्डिंग (Hybrid Bonding), MRMUF प्रक्रिया की तुलना में, कोर चिप की मोटाई में 24% की वृद्धि कर सकता है, TSV अंतराल को 18 माइक्रोमीटर से कम कर सकता है, और स्टैकिंग की संख्या बढ़ाने के साथ-साथ थर्मल प्रतिरोध में 35% तक कमी ला सकता है। यह तकनीक HBM5 में सबसे पहले लागू होने की उम्मीद है, जो 16 से 20 स्तरों और उससे अधिक के अत्यधिक स्टैकिंग के लिए उपलब्ध होगी।

हालांकि, मिक्स्ड बॉन्डिंग अभी भी छोटे पैमाने पर प्रमाणीकरण चरण में है, जिसमें योग्यता नियंत्रण, उपकरण लागत और पतली वेफर प्रसंस्करण में चुनौतियाँ हैं, 2026 में इसका व्यापक व्यावसायिक उपयोग नहीं होगा, और उद्योग का सामान्य अनुमान है कि 2027-2028 में HBM4E अपग्रेड संस्करण और HBM5 पीढ़ी के साथ ही मिक्स्ड बॉन्डिंग का बड़े पैमाने पर कार्यान्वयन होगा।

इससे वर्तमान HBM उद्योग में एक अद्वितीय तकनीकी संक्रमण रूप उत्पन्न हुआ है: नवीनतम HBM4 उत्पाद, बाहरी सिस्टम एकीकरण में EMIB हाइब्रिड पैकेजिंग के विविधता की शुरुआत की गई है, जिससे उच्च-स्तरीय पैकेजिंग क्षमता के दबाव में कमी आई है; आंतरिक DRAM स्टैकिंग में MRMUF परिपक्व थर्मल कंप्रेशन प्रक्रिया को बनाए रखा गया है, जिससे बड़े पैमाने पर उत्पादन की स्थिरता सुनिश्चित होती है, जबकि मिक्स्ड बॉन्डिंग केवल पूर्व-अनुसंधान के लिए स्थापित की गई है। एक साथ कई तकनीकी मार्गों को आगे बढ़ाया जा रहा है, नए और पुराने प्रक्रियाओं का सामंजस्य हो रहा है, जिससे HBM4 तकनीक चयन में वर्तमान अनिश्चितता में काफी वृद्धि हुई है।

इसके अलावा, थर्मल मैनेजमेंट अब अत्यधिक स्टैक्ड HBM के लिए अपरिहार्य केंद्रीय चुनौती बन गया है। 16-लेयर स्टैकिंग आर्किटेक्चर के कारण HBM का कुल थर्मल लोड भारी रूप से बढ़ गया है, जिससे गर्मी का संचय होता है और इससे बैंडविड्थ कम हो जाती है और प्रदर्शन पूरी तरह से नहीं चल पाता। इस समस्या के समाधान के लिए, दोनों कंपनियों ने अलग-अलग समाधान पेश किए हैं: SK हाइलिस ने IHBM में थर्मल कंडक्टिव कंपोनेंट्स का समावेश किया है, जिसमें HBM के D2D PHY क्षेत्र में उच्च थर्मल कंडक्टिविटी और इलेक्ट्रिकल इंसुलेटेड कूलिंग कंपोनेंट्स एम्बेड किए जाते हैं, जिससे एक विशेष थर्मल पाथ बनता है, जो 30% से अधिक थर्मल रेजिस्टेंस कम कर सकता है और सिस्टम की संचालन स्थिरता में सुधार करता है; जबकि सैमसंग HBM5 के भविष्य के उत्पादों के लिए कॉपर कूलिंग पाथ डिज़ाइन की योजना बना रहा है, जो हार्डवेयर संरचना के स्तर पर अत्यधिक स्टैकिंग की समस्या को हल करता है। स्पष्ट है कि भविष्य में, उच्च स्टैक्ड HBM उत्पादों की प्रदर्शन सीमा केवल बैंडविड्थ और स्पीड पैरामीटर पर ही निर्भर नहीं होगी, बल्कि इसे सीधे थर्मल मैनेजमेंट क्षमता निर्धारित करेगी।

अब, HBM4 की मुख्य बाधाएँ केवल निर्माण और पैकेजिंग तक सीमित नहीं हैं, बल्कि उच्च गति IP और हेटरोजीनियस EDA टूलचेन जैसे दो मुख्य सॉफ्टवेयर क्षमताओं तक विस्तारित हो गई हैं, जो वर्तमान उद्योग का सबसे अनदेखा, लेकिन सबसे महत्वपूर्ण बिंदु बन गए हैं। HBM4 इंटरफ़ेस दर 9Gbps से आगे बढ़ने और IO चौड़ाई के दोगुना होने के साथ, उच्च गति PHY, SerDes इंटरफ़ेस IP के डिज़ाइन की कठिनाई घातीय रूप से बढ़ गई है।

हाई-स्पीड IP सिर्फ एक सर्किट डिज़ाइन नहीं है; इसमें DRAM पार्टिकल की विशेषताओं, बेस डाई लॉजिक आर्किटेक्चर और पैकेजिंग वायरिंग स्ट्रक्चर के साथ गहन अनुकूलन, सिग्नल इंटीग्रिटी और पावर इंटीग्रिटी के संयुक्त सिमुलेशन और ट्यूनिंग की आवश्यकता होती है। वर्तमान में, वैश्विक स्तर पर परिपक्व और बड़े पैमाने पर उत्पादित HBM4 हाई-स्पीड IP संसाधन अत्यधिक केंद्रीकृत हैं, और कुछ विदेशी शीर्ष निर्माता अपने वर्षों के प्रोडक्शन टेपआउट के संचय के कारण, मुख्य कैलकुलेशन चिप के IP सप्लाई बाजार पर एकाधिकार रखते हैं। छोटे और मध्यम कैलकुलेशन डिज़ाइन कंपनियों और नवीन सप्लाई चेन निर्माताओं के लिए, परिपक्व हाई-स्पीड IP प्राप्त न कर पाना HBM4 आर्किटेक्चर के साथ अनुकूलन को असंभव बना देता है, जिससे सख्त उद्योग प्रवेश बाधा सीधे उत्पन्न होती है।

इसी बीच, 3D हेटरोजीनस EDA टूलचेन की कमियाँ HBM4 के लागू होने की कठिनाई को और बढ़ा देती हैं। HBM4 एक टाइपिकल मल्टी-प्रोसेस, मल्टी-डाई हेटरोजीनस इंटीग्रेशन सिस्टम है, जिसमें लॉजिक सबस्ट्रेट, स्टोरेज स्टैक और सिलिकॉन ब्रिज/इंटरपोजिटर पैकेजिंग अलग-अलग प्रोसेस सिस्टम से संबंधित हैं, और पारंपरिक 2D अलग EDA टूल्स को डाई-क्रॉसिंग और प्रोसेस-क्रॉसिंग सह-सिमुलेशन पूरा करने में सक्षम नहीं होते हैं। 3D स्टैकिंग स्थिति में, विद्युत, ऊष्मीय और यांत्रिक प्रभाव आपस में संयुक्त होते हैं, और एकल चरण का सिमुलेशन विचलन पूरे डिज़ाइन के कन्वर्जेंस में विफलता का कारण बन सकता है।

वर्तमान उद्योग में प्रचलित डिजाइन प्रक्रिया में स्पष्ट अलगाव की समस्या है: फ्रंट-एंड लॉजिक डिजाइन, मिड-एंड भौतिक वास्तुकला और बैक-एंड एन्कैप्सुलेशन सिमुलेशन डेटा आपस में बातचीत या पुन: उपयोग के योग्य नहीं हैं, जिससे अपडेट की लागत बहुत अधिक हो जाती है। HotChips2026 ने स्पष्ट रूप से बताया है कि HBM4 का व्यापक लागू होना, डिजाइन, प्रक्रिया, पैकेजिंग और मल्टी-फिजिकल फील्ड सिमुलेशन के पूरे प्रवाह को समन्वयित करने वाले एकीकृत 3DIC सह-डिजाइन टूलचेन पर निर्भर करता है। EDA टूल की अनुकूलन क्षमता और हाई-स्पीड IP की डीबगिंग संगतता, HBM4 की उत्पादन योग्यता और प्रदर्शन सीमा को सीधे प्रभावित करती हैं, और यही वर्तमान में छोटे और मध्यम उद्यमों के लिए एक महत्वपूर्ण प्रौद्योगिकी बाधा है।

समग्र रूप से, इस सम्मेलन ने HBM उद्योग के लिए एक नया विकास मार्ग चित्रित किया है: पारंपरिक एकल-बिंदु हार्डवेयर अपग्रेड मॉडल से बाहर निकलकर, आर्किटेक्चर, पैकेजिंग, प्रक्रिया और सॉफ्टवेयर-हार्डवेयर पारिस्थिति के सह-अपग्रेड के साथ सिस्टम-स्तरीय प्रतिस्पर्धा के युग में प्रवेश किया है। सैमसंग और SK हाइलेस की भिन्न तकनीकी रणनीतियों ने उद्योग की लंबे समय तक स्थापित मानकीकृत व्यवस्था को तोड़ दिया है; नए और पुराने प्रक्रियाओं की लंबी अवधि तक समान्यता, स्थिति-आधारित तकनीकी स्तरीकरण, और सिस्टम क्षमता का निर्णय लेना, भविष्य के 2-3 वर्षों में HBM प्रतियोगिता की मुख्य विकास प्रवृत्ति बनेगा, जो AI स्टोरेज उद्योग के प्रतिस्पर्धा नियमों को पुनः परिभाषित करेगा।

यह लेख वेचेन ग्रुप "सेमीकंडक्टर इंडस्ट्री वाइड" (ID: ICViews) से है, लेखक: ज़ीहाओ