Nagkakaroon ng pagkakaiba ang Samsung at SK Hynix sa kanilang mga estratehiya sa disenyo ng HBM

Sa Hot Chips Conference, sumang-ayon ang Samsung at SK Hynix na dapat designin ang GPU, memory, wafer fabrication, at packaging bilang isang sistema. Mula noon, nagsimulang magkahiwalay ang kanilang mga solusyon.

Si Samsung ay nagpapalit ng mga base chip bilang aktibong bahagi ng sistema. Planuhin nito na ilipat ang memory controller mula sa GPU patungo sa logikong base chip, na magpapalaya ng 5–10% ng lugar ng GPU para sa karagdagang computation at posibleng pataasin ang performance ng 10–20%. Maaari ring mag-run ang selektibong AI operations sa base chip upang bawasan ang paggalaw ng data. Sa mahabang panahon, hinahabol nito ang zHBM technology, na diretso na nag-aayos ng GPU at DRAM, na inaasahang babaan ang power consumption ng DRAM ng halos 70%, habang dagdagan ang bandwidth ng higit sa dalawang beses.

Ang SK Hynix ay nakatuon sa mas mataas na stack at pagpapamahala sa mga problema sa init at pagkabuo na nagmumula dito. Ito ay nag-verify na ang HBM4 na 12-layer stack ay nasa fase ng produksyon, habang ang 16-layer na bersyon ay nasa fase ng pag-verify ng customer. Ang hybrid bonding ay ang daan patungo sa 20-layer at mas mataas na stack, na nagpapahintulot sa paggamit ng mas makapal na chip at mas malapit na spacing. Ang kanilang iHBM method ay nagdaragdag ng isang espesyal na path para sa pagkonduka ng init sa loob ng pinakamainit na rehiyon ng stack. Ang kompetisyon ay hindi na lamang tungkol sa bandwidth at kapasidad. Ang pundasyon ng chip architecture at advanced packaging ay naging desisyon ng battlefield.

Sa pagsasalita ng Hot Chips noong 2026, inilabas ng Samsung Electronics ang zHBM, ang huling evolusyon ng high-bandwidth memory. Tinanggal ng konseptong ito ang 2.5D interposer, at sinama ang DRAM nang patayo sa ibabaw ng mga compute chip tulad ng GPU, upang makabuo ng tunay na 3D integrated architecture, na may layunin na bawasan ang power consumption ng DRAM ng 70% at palakasin ang bandwidth ng 2.3 beses kumpara sa HBM4E.

Nagtatatag ang Samsung ng isang three-phase roadmap upang baguhin ang base chip mula sa isang pasibong channel ng pagpapadala ng data patungo sa isang aktibong compute partner. Ang unang yugto ay ang paglipat ng memory controller mula sa xPU patungo sa base chip upang mabawi ang silicon area; ang ikalawang yugto ay ang pagdaragdag ng memory extension at attention computation capability sa base chip; at ang ikatlong yugto ay ang pagkamit ng zHBM.

Susunod, tingnan natin ang solusyon ng Samsung.

Sa panayam, nagbigay sila ng ilang mga graph na nagpapakita ng trend ng pag-unlad ng HBM5 sa mga spesipikasyon. Bagaman wala pa ring tiyak na desisyon, interesante ring tingnan ang graph sa kanang itaasan.

Ang HBM5 SSD na may kapasidad na 60GB at bandwidth na 6TB/s ay napakaganda. Tignan natin ang mga detalye: Ang bandwidth na 6 TB/s na may 2048 na channel ay nangangahulugan na ang transmission rate bawat pin ay 23.5 Gbps. Ang aming pinakamataas na kasalukuyang bilis ay 16 Gbps, isang malaking pag-unlad, at malamang makamit ito sa pamamagitan ng advanced na logic node. Kung ang kapasidad bawat chip ay 3 GB at ang kabuuang kapasidad ay 60 GB, ang stack height ay magiging 20 layers.

Sa isang iba pang slide, kinumpirma ng Samsung na ang single-pin data rate ng HBM4E ay 16 Gbps. Ang aming dating kalkulasyon para sa HBM5 ay nasumpungan din sa sumusunod na larawan.

Ang malinaw na kahusayan ng Samsung ay ang pagkakaroon ng sariling inimbento na logic chip, habang kailangan ng Micron at SK Hynix na makipagtulungan sa iba upang makakuha ng chip na ito. Ipinahiwatig ng Samsung ang kanilang kahusayan at ipinaliwanag ang kahalagahan ng custom chip. Ginagamit ng Samsung ang 1C process para sa memorya at 4nm process para sa logic chip, na nagresulta sa malaking pagbawas sa power consumption ng chip. Ang sumusunod na larawan ay nagpapakita ng pagtatawan sa Micron, na gumagamit ng DRAM process para sa logic chip sa kanilang HBM4 memory chip.

Mas maganda pa, tulad na nabanggit sa itaas, ang Samsung ay malinaw na hinati ang kanilang product roadmap sa tatlong yugto. Papakilala namin ang bawat isa.

Kapag may logical node sa substrate, bumababa ang pisikal na sukat ng HBM PHY module at tumataas ang efficiency nito. Ibig sabihin, mas maliit ang sukat ng inter-chip module na nag-uugnay sa HBM at XPU. Mayroon itong dalawang kahalagahan:

Dagdagan ang sukat sa XPU para sa mas maraming kalkulasyon;

Dagdagan ang available na area ng HBM substrate upang maabot ang mas advanced na mga function.

Ang pagkabawas ng sukat ay nagdudulot ng mas mataas na density ng init sa mga rehiyon na ito. Kaugnay nito, ibinigay nila ang tunay na sukat ng PHY module sa iba't ibang henerasyon ng HBM.

Sinabi rin ng Samsung na hindi sila nagtataglay ng pagkakataon na gamitin ang UCIe sa D2D link dahil mas malaki ang sukat ng UCIe at mas mataas ang enerhiya kada bit. Sinabi nila na mas maganda ang kanilang sariling implementasyon ng PHY. Habang lumilipas sa HBM5, ipinakita nila ang konsepto ng Integrated Heat Path Block (HPB) para sa pagpapalamig sa rehiyon ng D2D PHY.

Ang isa pang pangunahing benepisyo ay ang offload ng memory controller, na maaaring ilipat mula sa XPU patungo sa custom na base chip. Ito ay nagpapalaya ng espasyo sa XPU chip na maaaring gamitin para sa pagpapatakbo ng higit pang floating-point processor.

Ang bagong benepisyo ng pag-integrate ng logic nodes sa substrate ay ang pagkakaroon ng kakayahang magkaroon ng SRAM. Kung nasira ang isang cell sa DRAM stack, ang impormasyon sa cell ay maaaring pansamantalang i-store sa SRAM, at ang memory controller ay maghahanap ng mga impormasyong ito mula sa SRAM, hindi mula sa nasirang DRAM cell. Maaaring isipin ang SRAM bilang isang backup notebook, na katulad ng isang pansamantalang notebook na ginagamit upang i-save ang mga data na hindi maaaring i-store sa nasirang DRAM cell.

Ang paggamit ng logic die bilang base means na kung mas maliit ang transistor size, mas maliit din ang silicon area na ginagamit para sa maraming ganitong mga function. Ang napagkitaang espasyo ay maaaring gamitin para sa iba’t ibang layunin, tulad ng pagpapabuti ng reliability, availability, at serviceability (RAS), pagpapagana ng pagsubok, at pagkuha ng telemetry data tungkol sa kalusugan o estado ng HBM memory stack. Dahil ang HBM telemetry data ay ang pangalawang pinakamalaking dahilan ng pagkabigo sa pag-train, ang HBM telemetry data ay magiging napakalaking tulong.

Kung may natitirang silikon na area, maaaring itayo ang isang iba pa. Ang memory extension controller ay ginagamit upang i-connect ang isang iba pang HBM stack sa likod ng unang HBM stack, o i-insert ang mga DRAM chip upang palawigin ang memorya.

Sa huli, dahil ang mga logic transistor ay available, bakit hindi i-integrate ang ilang computing functionality sa substrate din? Ang benepisyo nito ay ang mga computation tulad ng matrix compression o encoding ay maaaring gawin sa logic chip nang hindi lumalabas sa substrate. May advantage ito sa latency at efficiency.

Kung lahat ay umaayon, teoretikal na maaaring buuin ang masisipat na accelerator sa kanan ibaba. Madali ang pagguhit ng ganitong diagram, at interesante rin ito sa konsepto, ngunit kung talagang malaki ang pagtaas ng performans nito ay may pag-aalinlangan pa.

Ang huling yugto ay ang paggamit ng custom na substrate chip at HBM, at ang pagpapila nito sa itaas ng logic chip. Ang distansya sa pagitan ng compute chip at memory chip ay maikli, kaya ang mga bit ng data ay kailangang i-transmit sa mas maikling distansya, na nagpapabuti sa efficiency ng enerhiya at nagdaragdag ng memory bandwidth dahil sa kakayahan na gamitin ang mas maraming parallel data path sa loob ng chip area (at hindi lamang sa harap ng chip).

Hindi madali ang lahat ng ito, ngunit mahalaga para sa kompanya na magbuo ng roadmap para sa teknikal na pagpapabuti. Ito ay nagpapakita ng kanilang tiwala na maglalabas sila ng mas mahusay na produkto sa hinaharap, na isang mabuting bagay para sa kompanya. Ang kung handa na ba ang merkado na tanggapin ang produkto na ito, ay isang ibang usapin.

Si Jaesik Lee, Vice President for Packaging Engineering ng SK Hynix America, ay nagsalita noong Agosto 23 sa Hot Chips 2026 at sinabi na inaasahan ni SK Hynix na ang hybrid bonding technology ay hindi makakasagot sa pangangailangan ng HBM4E, na magdudulot ng paglipat sa pinakamalaking inaasahang memory packaging sa industriya na hindi maaaring gawin hanggang sa HBM5.

Tulad ng kanyang ilarawan, ang problema ay ang kabuuang kalapad ng HBM cube ay limitado sa 775 microns—ang standard na kalapad ng 300-mm logic wafer—kaya't bawat dagdag na layer ng DRAM ay kailangang gumamit ng mas thin na chip at mas nararapat na gap. Kasalukuyang nasa proseso ng customer certification ang 16-layer high-density HBM4 (isang cube capacity na 48GB, habang ang 12-layer high-density HBM4 ay nasa mass production) na binawasan ang kalapad ng core chip sa halos 50 microns at pinabawasan sa kalahati ang gap sa pagitan ng mga chip. Binigyang-diin din ni Lee sa kanyang talakayan ang iHBM cooling architecture na ipinakilala ng kumpanya tatlong buwan pagkatapos ng pagpapahayag nito noong Mayo. Ipinaliwanag ni Lee na may limitasyon ang arkitekturang ito: hindi maaaring gamitin ang heat dissipation module sa anumang HBM product na nasa disenyo na.

JED EC Ang HBM4 standard ay nagpapataas sa limitasyon ng kalapad ng package mula sa 720 microns sa HBM3E patungo sa 775 microns, na nagpapalakas sa presyon dulot ng paggamit ng hybrid bonding technology. Ayon kay Lee, habang iinstall ang cold plate sa GPU package, ang logic chip at ang stack ng memory ay iniihiwalay ng bahagi upang ma-expose ang bare silicon. Dahil ang kalapad ng logic wafer ay 775 microns, kung tataas pa ang taas ng memory chip, ito ay lalabas sa taas ng kasamang processor. “Ito ang aming kasalukuyang limitasyon dahil ang kalapad ng logic wafer ay 775 microns din,” sabi ni Lee.

Mas thin na chip ay nangangahulugan na mas mataas ang proporsyon ng oxide layer sa stack, at ang oxide layer ay may mas mababang thermal conductivity kaysa sa silicon. Bukod dito, ang pin speed ay umabot mula sa 1 Gbps sa mga unang HBM hanggang 8 Gbps sa HBM4, na nagdudulot ng mas maraming power consumption sa parehong sukat. Ayon sa sariling data ni SK Hynix, ang thermal load ay naka-average na 2.2 beses na mas mataas sa bawat henerasyon ng HBM na ipinakikita, at ang bilang ng stack layers ay dumadalawang beses sa bawat dalawang henerasyon.

Ang proseso ng MR-MUF ng kumpanya, na nagpapakita ng lahat ng chip sa pamamagitan ng pick-and-place at nag-uugnay sa kanila sa isang pagkakasunog, ay nag-iwan ng kita: Ayon kay Lee, ang pagpapaliit ng puwang sa kalahati habang pinipigilan ang pagkabigo ng mga chip na mas maliit sa 50 microns, ay ang pangunahing hamon sa paggawa ng 16-Hi.

Noong Mayo ng nakaraang taon, siniguro ng Samsung na gagamitin ang hybrid bonding technology para sa paggawa ng HBM4, habang ang SK Hynix ay nagpili ng copper-to-copper bonding technology bilang alternatibong solusyon para sa advanced MR-MUF technology. Pagkatapos, ang JED EC Nawala ang limitasyon sa kalapad, kaya hindi na ito ang pangunahing prioridad ang hybrid bonding technology. Kasalukuyang pinag-uusapan ng industriya ang pagpapataas ng kalapad ng 20-layer stack patungo sa 825 hanggang 900 micrometers, na muli nang hihinto sa pagpapalaganap ng copper bonding technology.

Noong Marso, sinasabing ibinigay ni SK Hynix ang unang malaking order para sa hybrid bonding, isang sistema na may halagang humigit-kumulang 20 bilyon Korean won (15 milyong dolyar) na nagtatampok ng mga kagamitan mula sa Applied Materials at Besi. Inaasahan ni Counterpoint Research na magiging bahagi na ng pangkabuuang produksyon ng HBM noong 2029 hanggang 2030 kasama ang paglunsad ng HBM5.

Batay sa roadmap ni SK Hynix, ang teknolohiya ng hybrid bonding ay kasalukuyang nasa yugto ng R&D, at angkop sa stack na may 20 layers o higit pa; ang SK Hynix ay patuloy na nagdedesisyon kong anong produkto ang unang gagamit ng teknolohiyang ito. Hindi inilahad ni Mr. Lee kong anong henerasyon ang produkto, ngunit matapos tanggalin ang HBM4E, malamang ang HBM5 ang unang modelo na gagamit nito. Ang teknolohiyang ito ay nag-uugnay sa mga patag na copper pad at oxide surface sa room temperature, at pagkatapos ay gumagamit ng thermal expansion ng copper sa proseso ng pagkakabond upang makabuo ng koneksyon.

“Ang tila simpleng proseso na ito ay talagang napakahirap,” sabi ni Lee. “Kailangan namin ng 16 hanggang 20 na layer upang makamit ang hybrid bonding, na iba nang malaki sa single-layer stacking.” Ang pagbuwis ng microbumps ay maaaring magdulot ng 24% na pagtaas ng kapal ng core chip sa 20-layer height, na bumababa ng humigit-kumulang 35% ang thermal resistance kumpara sa parehong height na MR-MUF, at maaaring mabawasan ang pitch ng bumps (batay sa chip layer map) sa ilalim ng 18 micrometers, habang ang kasalukuyang pitch ng MR-MUF ay 30 micrometers. Sa pitch ng bumps ng HBM4, ang tradisyonal na microbumps ay patuloy na angkop, at bawat JED EC Kapag inatake ang taas ng limitasyon, patuloy pa ring maipapakita ng MR-MUF ang kanyang pagkakabisa at ipapasa sa susunod na henerasyon ng produkto.

Ang konsepto ng iHBM ay naglalagay ng mga bloke na nagdadala ng init at insulado sa mga pagitan ng PHY ng base chip (mga hotspot sa ibabaw ng pinakamataas na density ng kapangyarihan), na sinasabing bawasan ang thermal resistance ng higit sa 30%.

Ang presentasyon ni Li ay direktang ihinahambing ang iHBM sa heat path block solution ng Samsung. Ang heat path block ng Samsung ay gumagamit ng mga espesyal na heat pillar upang ilabas ang init mula sa chip stack, habang ang redesigned chip substrate circuit ng Micron ay nag-claim ng pagtaas ng efficiency na higit sa 20%. Ang lahat ng tatlo ay mga pahayag ng mga manufacturer, at may iba’t ibang pamantayan sa pagsusuri. Ang disenyo ni SK Hynix at Samsung ay plano na gamitin sa HBM5, ngunit hindi inaasahang magiging production-ready bago ang 2028. Sinabi ni Li na dahil ang mga module na ito ay nasa loob ng package kasama ang D2D PHY chip, kailangan itong i-optimize batay sa disenyo ng customer, at hindi maaaring gamitin sa mga chip generation na naka-design na nauna, kaya ang iHBM ay isang co-design effort. “Ito ay isang magandang opsyon na maaari nating gawin, ngunit hindi namin maaaring i-apply ito sa mga chip generation na naka-design na namin.”

Sa panahon ng tanong at sagot, tinukoy ni Tanj Bennett ng SemiAnalysis na ang pagpapataas ng dami ng memorya ay nagbabawas sa throughput ng sariling silicon. Habang ang DRAM ay nagpapatakbo sa antas ng cell, ang throughput nito ay humigit-kumulang 20 TB/s bawat sq cm; samantalang ang pinakamataas na throughput ng 20-layer stack ay humigit-kumulang 4 TB/s, at ang produksyon na kakayahan na kailangan ng HBM ay mas mataas kaysa sa parehong spesipikasyon ng DDR5 o LPDDR. “Kapag umabot sa 20 layers ang stack height, mas mabagal ang average speed ng memorya kaysa sa DDR5,” sabi ni Bennett, “Bakit gamitin ang height ng HBM stack, kesa maglagay nang mas murang memorya nang matalino sa paligid nito?”

Sagot ni Lee na ang mga training workload ay nangangailangan ng bandwidth at kapasidad, at dagdag niya na ang inference process ay maaaring magbigay ng parehong pagpapahalaga sa parehong aspeto, habang pinapanatili ang key-value cache sa high-bandwidth memory at pinapalabas ang ilang trabaho sa LPDDR memory. Ang teknik na ito ay nagsisikap na gamitin sa mga produkto tulad ng NVIDIA Vera Rubin platform, na partikular na ginawa upang poolin ang LPDDR5X at HBM4 sa pamamagitan ng NVLink-C2C protocol. Bukod dito, ang high-bandwidth flash memory specification na inilikha ng SK Hynix at SanDisk ay nagpapalawak sa konsepto ng paghahati-hati patungo sa NAND flash.

Sinabi ni Lee tungkol sa mga solusyon na may layer: “Ito rin ay isang isyu na kailangan nating isipin sa hinaharap.” Ayon sa balita noong Enero, nakakuha ang SK Hynix ng humigit-kumulang 70% ng order para sa mga HBM chip ng generation na Vera Rubin ng NVIDIA, na lahat ay gagamitin ang teknolohiyang MR-MUF. Sinabi ni Lee na hindi pa nakapagdesisyon ang kumpanya kung aling produkto ang muna magiging gamit ng teknolohiyang MR-MUF.

Sa talakayan, ipapakita ng Micron ang patuloy na pag-unlad ng arkitektura ng memorya sa larangan ng artificial intelligence. Ayon sa mga impormasyon, ipapaliwanag ng Micron kung paano naging sentro ang high-bandwidth memory at advanced packaging technology sa disenyo ng mga sistema ng artificial intelligence.

Ang talakayan ni Micron ay nagsimula sa mga teorya sa harap ng compute efficiency ng OpenAI, na nagpapaliwanag kung bakit mahalaga ang memory sa paglalawak ng language models. Sinabi ni Micron na mayroong power law relationship sa pagitan ng model size, dataset size, at training compute, at naniniwala siya na kailangang i-expand nang sabay-sabay ang tatlong ito upang mapabuti ang performance ng language models. Ang memory ay ang pangunahing yunit na nag-uugnay sa mga salik na ito.

Ngayon ay tatalakayin natin ang memory bottleneck. Sinabi ng Micron na ang TFLOPS (floating-point performance) ng AI accelerators ay lumalago ng halos tatlong beses bawat dalawang taon, habang ang bandwidth ng 2.5D additional memory (tulad ng HBM) ay lumalago ng mas mababa sa dalawang beses bawat dalawang taon. Ang patuloy na paglalawak ng pagkakaiba na ito ang dahilan kung bakit ang memory technology ay naging kritikal na salik sa pag-limit sa performance ng AI systems.

Ipinapakita ng Micron ang HBM bilang tulay sa pagitan ng komputasyon at memorya, at sinunod ang patuloy na pagtaas ng kapasidad, bandwidth, at efficiency mula sa HBM2e hanggang sa HBM5. Kailangan mong masuri nang mabuti ang teknikal na pagpapakita na walang label sa Y-axis.

Dito, ipinakita ng Micron ang isang karaniwang GPU na may sukat na higit sa 12,000 sq mm, na naglalaman ng base chip at walong HBM4 memory instances. Ibig sabihin, kapag ginagamit ang 12-layer HBM4 memory, ang sukat ng memory silicon ay maaaring higit sa 8 beses ang sukat ng GPU chip mismo. Talagang isang malinaw na pagpapakita ito.

Binata ng HBM ang hangganan ng bandwidth ng memorya, binago ang hangganan ng memorya, upang mas mabilis na mag-run ang mga memorya-intensive na AI workload bago makarating sa hangganan ng memorya.

Ang presentasyon ni Micron ay kasalukuyang nagpapaliwanag nang detalyado kung ano ang HBM at ang pag-unlad nito sa bawat generasyon. Ang talaan ng produkto ay nagpapakita ng pag-unlad mula sa HBM1 hanggang sa HBM4. Ang bawat generasyon ng HBM ay nagpapataas ng data rate, bilang ng pseudo-channels, at taas ng stack, upang magbigay ng mas mataas na bandwidth at mas malaking kapasidad.

Ang paraan ng pag-install ng HBM ay katulad ng standard na EC Iba ang C RDIMM. Ipinapakita ng sumusunod na larawan kung paano isasama ang HBM stack sa isang heterogenous integration system kasama ang GPU o accelerator, at isasaklaw bilang system-in-package (SiP), hindi bilang hiwalay na slot module. Naniniwala ako na marami sa STH ay nakakakita na ng ganitong disenyo.

Ang bawat DRAM chip ay naglalaman ng maraming independiyenteng channel, kada channel ay may dalawang pseudo-channel, ang HBM3E ay may 128 memory banks bawat chip, habang ang HBM4 ay nagdobleng ito sa 256. Ang base chip ay nasa pagitan ng host at DRAM stack, kung saan ang host side ay gumagamit ng micro-bump PHY, at ang stack side ay gumagamit ng 3D TSV PHY, na konektado sa pamamagitan ng high-density point-to-point interposer, na nagpapataas sa IO mula sa 1K sa HBM3E patungo sa 2K sa HBM4.

Ang Micron ay nagpapakita ng kompromiso sa pagitan ng performance at kapasidad. Ngunit hindi nila talaga ipinapakita ang pagkakaiba sa pagitan ng PCB area at power consumption. Baka ipakita ito sa mga susunod na slide?

Nakikita na ng Micron ang gastos sa silicon na dulot ng ganitong bilis. Ang kabuuang gastos tulad ng disenyo ng arkitektura, advanced packaging, at kumplikadong proseso ng paggawa ay nangangahulugan na upang makamit ang kapasidad ng HBM3E na katumbas ng DDR5, ang kailangang dami ng silicon ay halos tatlo beses ang dami ng DDR5.

Summary ng Micron sa talakayan ang mga parameter ng memorya na sumusuporta sa pag-innoBasyon ng artificial intelligence, kabilang ang performance, kapasidad, at power consumption.

Mas mabilis na I/O link at mas malaking interposer ay patuloy na nagpapalago sa teknolohiya ng SiP, kabilang ang mas mabilis na I/O design, SERDES na optimized para sa memory at chip-to-chip PHY, at co-packaged optics sa side ng interconnect. Ang mas malalaking SiP batay sa teknolohiya tulad ng CoWoS-L at CoWoS-R, kasama na ang glass substrate, ay bahagi rin ng landas ng pag-unlad ng packaging technology.

Ngayon ay tatalakayin natin ang kakaibang pagkakaroon, kabilang ang interaksyon ng chip packaging at mga hamon sa RAS. Sa mga hiwalay na integradong HBM device, ang hindi pagkakasundo ng coefficient ng thermal expansion sa pagitan ng iba’t ibang materyales ay nagdudulot ng thermal mechanical stress. Sa katotohanan, mula sa mas malawak na pananaw, ito ang isa sa pinakamalaking hamon na kinaharap ng Cerebras sa kanilang pagbuo ng WSE. EC Ang sakop ng C ay nahahati sa dalawang antas: una ang HBM3, sa sistemang antas, bawat 256-bit na pag-access ay gumagamit ng 16 na meta-bit; pangalawa ang symbol-based Reed-Solomon na implemementasyon sa chip EC C.

Upang kontrolin ang init, ang pagtaas ng aktibidad ng DRAM chip, ang pagtaas ng taas ng stack, at ang mas advanced na mga function ng chip base ay nagdudulot ng mas maraming init. Ipinahiwatig ng Micron na ang liquid cooling, hybrid bonding, at ang pagpapabuti ng solder at side mold ay mga teknolohiya sa pagpapalabas ng init na kinakailangan upang panatilihin ang pagpapalawig ng bandwidth at kapasidad.

Ang trend ng pagpapakete ay tila malapit nang makarating sa dulo.

Sa kabuuan, nagpapakita ang mga datos na ito kung paano tinutugon ng Micron ang pag-unlad ng arkitektura ng memorya sa larangan ng artificial intelligence. Nagtitiyak ang Micron sa pagbalanse sa pagpapalakas ng bandwidth at kapasidad ng HBM at ang mga gastos sa packaging, pagpapalamig, at kumpiyansa na dulot ng pagpapalapit ng ganitong malaking kapasidad ng memorya sa tabi ng computing unit.

Ano ang inaasahan ng mga tao sa paggalaw ng HBM?

Ito ay mula sa WeChat public account na "Semiconductor Industry Watch" (ID: icbank), may-akda: Editorial Board