عملية TSMC A14 تستهدف تقليلًا كبيرًا في حجم خلية SRAM
لطالما عُدّت عملية تصنيع أشباه الموصلات تقليل حجم SRAM تحديًا حاسمًا لكنه صعب. لفترة تزيد عن نصف عقد، تطورت الترانزستورات المنطقية بينما ظل حجم خلية البت SRAM ذات الست ترانزستورات عالية الكثافة التي تشكل ذاكرة التخزين المؤقت على الرقاقة ثابتًا تقريبًا. وأجبر هذا الخلل المصممين لوحدات المعالجة المركزية ووحدات معالجة الرسومات ومحفزات الذكاء الاصطناعي على تخصيص نسب متزايدة من مساحة الرقاقة المكلفة للذاكرة. ومن المتوقع أن يكسر عقد TSMC القادم A14، المقرر للإنتاج الضخم في عام 2028، هذا النمط. تشير أوراق الشركة والتقارير الصناعية الحديثة إلى أن خلية SRAM عالية الكثافة ستقل عن 0.017 ميكرومتر مربع، مما يمثل انخفاضًا يزيد عن 19 بالمائة مقارنة بخلية 0.021 ميكرومتر مربع التي كانت معيارية منذ دخول عملية N5 الإنتاج في عام 2020.
سيتم تفصيل التقدم في اجتماع الأجهزة الإلكترونية الدولي لعام 2026 في ديسمبر ضمن منصة NanoFlex Pro. من خلال تقديم أول تقليل ذاكرة SRAM عالية الكثافة ذات أهمية كبيرة منذ ثمانية سنوات، جنبًا إلى جنب مع مكاسب متوقعة في السرعة تتراوح بين 10–15 بالمئة أو تخفيضات في استهلاك الطاقة تتراوح بين 25–30 بالمئة، وكثافة رقاقة إجمالية أعلى بنسبة حوالي 20 بالمئة مقارنةً بـ N2، فإن عملية TSMC A14 تستعيد التوازن بين تقليل المنطق والذاكرة المؤقتة في لحظة تفرض فيها أحمال الذكاء الاصطناعي والحاسوب عالي الأداء طلبات غير مسبوقة على سعة وكفاءة ذاكرة الرقاقة.
ثمانية أعوام من أبعاد SRAM الثابتة أجبرت على تنازلات تصميم مكلفة عبر العقد
من إدخال N5 في عام 2020 عبر متغيرات N3 والإصدار الحالي من النانو ورقة N2، ظل مجال خلية البت SRAM عالية الكثافة 6T مثبتًا قرب 0.021 µm². استمرت كثافة المنطق في التحسن، لكن خلايا الذاكرة التي تخزن البيانات التي يتم الوصول إليها بشكل متكرر لم تقلص بنسبة متناسبة. ونتيجة لذلك، استهلكت مصفوفات الذواكر حصة متزايدة من إجمالي مساحة السيليكون وتكلفة الشريحة على عقد المعالجة المتتالية. رد المصممون بترسيب شرائح ذاكرة إضافية، ونقل ذواكر المستوى الأخير الأكبر إلى شرائح أصغر أرخص تكلفة، أو قبول عقوبات أعلى في استهلاك الطاقة والتأخير الناتجة عن زيادة حركة الذاكرة خارج الشريحة. تُظهر معالجات AMD X3D أحد الاستجابات: سعة L3 إضافية موضعة على شريحة مكدسة لمعالجة قيود الكثافة في شريحة الحوسبة الرئيسية.
واجه مهندسو GPU وفرق مسرّعات الذكاء الاصطناعي قيودًا مشابهة عند محاولة توسيع مخازن SRAM على الرقاقة التي تقلل الاعتماد على ذاكرة خارجية أبطأ وأعلى عرض نطاق. لم يكن التوقف مطلقًا، إذ لا تزال كثافة المصفوفة قد ارتفعت بشكل متواضع من خلال تحسين تنظيم خطوط البت وتخطيط المحيط على N2، لكن حجم الخلية الأساسي ظل دون تغيير. جعل هذا الطول المستقر أي تقليل حقيقي في مساحة خلية البت ذا أهمية استراتيجية. تؤكد التقارير من أواخر أكتوبر 2026 أن A14 نجح أخيرًا في تغيير الرقم، مستهدفًا خلية أصغر من 0.017 µm² وبالتالي إعادة فتح طريق لزيادة الذاكرة التخزينية ضمن نفس المساحة أو نفس الذاكرة التخزينية في كمية أقل من السيليكون.
أهداف منطقة Bitcell الدقيقة تؤكد تقليلًا يزيد عن 19 بالمئة مقارنة بالأساس المستمر منذ فترة طويلة
تضع الإفصاحات العامة وموجز IEDM خلية A14 SRAM عالية الكثافة عند أقل من 0.017 ميكرومتر مربع. مقارنةً بالمرجع 0.021 ميكرومتر مربع المستخدم منذ N5، فإن الانخفاض يتجاوز 19 بالمائة؛ تُظهر بعض الحسابات المستندة إلى الحد الأعلى للرقم الجديد مكاسب نظرية في الكثافة على مستوى الخلية تقترب من 23–24 بالمائة. تعزو TSMC التحسن أساسًا إلى تقليل قواعد الأبعاد بدلاً من إعادة تصميم هندسية كاملة للخلية المكونة من ستة ترانزستورات. كما تدعي الشركة أن ماكرو SRAM الناتجة ستحقق أعلى كثافة تم الإبلاغ عنها حتى الآن. تظهر هذه الأرقام في موجز ورقة مكتوبة بواسطة شين-يانغ وو وتشيه-هاو تشانغ ومقررة للعرض في 14 ديسمبر 2026.
تقارير مستقلة من وسائل إعلام متعددة في الأيام الأخيرة من أكتوبر 2026 تشير باستمرار إلى نفس الأرقام ونفس المقارنة مع خلية N5. من المهم التمييز بين مساحة خلية النشر وكثافة الفعالية لماكرو الذاكرة النهائي. تشغل مكبرات الإشارة، والمشفرات، ومشغلات خطوط الكلمات، ودوائر الاختبار مساحة إضافية، لذا فإن التحسن الصافي في كثافة الذاكرة القابلة للاستخدام سيكون أقل من التقلص الخام للخلية. حتى مع ذلك، فإن التغيير الاتجاهي بعد ثمانية أعوام من الركود كبير لأي منتج محدود الأداء بسعة ذاكرة على الرقاقة.
يؤثر توسيع الذاكرة المؤقتة الآن على اقتصاديات الرقاقة بنفس القوة التي يؤثر بها كثافة الترانزستورات نفسها
تُخصص شرائح الأداء العالي الحديثة والشرائح المبنية على الذكاء الاصطناعي نسبة كبيرة ومتزايدة من مساحتها لـ SRAM. عندما يتوقف حجم الخلية عن التقلص بينما يستمر تكثيف المنطق، يرتفع التكلفة النسبية للذاكرة التخزينية. وقد دفع هذا الديناميكية بالفعل إلى اتخاذ قرارات معمارية مثل تكديس الذاكرة التخزينية متعددة الوحدات وهياكل الذاكرة القائمة على الشريحة الصغيرة. خلية أصغر بنسبة تزيد عن 19 بالمائة تقلب هذا الاتجاه. يمكن لفرق التصميم إما توسيع سعة الذاكرة التخزينية ضمن ميزانية ثابتة للشريحة أو تحرير مساحة لإضافة وحدات حسابية إضافية أو وصلات أو مسرّعات متخصصة.
للمُسرّعات الخاصة بالتدريب والاستدلال في الذكاء الاصطناعي، فإن زيادة سعة SRAM على الرقاقة تقلل من تكرار الرحلات المكلفة إلى الذاكرة الخارجية، مما يحسن كلاً من الإنتاجية وكفاءة الطاقة. وتنال وحدات نظام على رقاقة (SoCs) المحمولة والعميلية فوائد مشابهة من خلال تضمين سعة أكبر من الذاكرة L2 أو L3 ضمن مساحات محدودة من حيث الطاقة. ويُضخم التأثير الاقتصادي من تكلفة عالية للشرائح المتقدمة. حتى تخفيض متواضع في مساحة السيليكون المطلوبة لحجم معين من الذاكرة يحسن عدد الرقائق السليمة لكل شريحة أو يسمح بتصنيف أكثر تشددًا. ويشير المراقبون في الصناعة إلى أن توقيت هذا التطور يتوافق مع النمو المستمر في أحجام النماذج وكثافة نقل البيانات، مما يجعل تحسين SRAM ذا صلة خاصة بالمنتجات التي ستُطرح في السوق بعد عام 2028.
يجمع PPA العقدة الكاملة تحسينات المنطق مع كثافة SRAM الجديدة
تُعتبر TSMC A14 انتقالًا كاملاً من النواة مقارنةً بـ N2. تشمل الأهداف الرسمية زيادة بنسبة 10–15 بالمائة في السرعة عند نفس الطاقة، أو تقليل بنسبة 25–30 بالمائة في الطاقة عند نفس السرعة، إلى جانب زيادة تقريبية بنسبة 20 بالمائة في كثافة الرقاقة الإجمالية. وتدفع هذه الرقم الكثافة الابتكارات في خلايا المنطق القياسية ضمن بنية NanoFlex Pro، بالإضافة إلى تقلص خلية SRAM. وتُشكل الترانزستورات النانوية من الجيل الثاني الأساس، وهي مُحسَّنة من أجهزة الجيل الأول المقدمة على N2. كما تساهم تحسينات ارتفاع خلايا القياسية وارتفاع المسارات في تقليل المساحة. وتتضمن المنصة أيضًا ميزات مرتبطة بالتغليف: ثقوب عبر السيليكون، وطبقة إعادة توزيع متقدمة تدعم مسافة ربط SoIC بقيمة 4.5 ميكرومتر، ومكثفات فائقة الأداء من نوع معدن-عازل-معدن.
هذه العناصر مصممة لتيسير التكامل على مستوى النظام للمنتجات متعددة الشريحة. إن مزيج التطورات على مستوى الترانزستور، ومستوى الخلية، والتغليف هو ما تصفه TSMC كتحسين كامل في العقد من حيث الطاقة والأداء والمساحة. وقد أظهرت مركبات الاختبار الداخلية المبكرة بالفعل أداءً للجهاز يقترب من 90 بالمائة من الهدف، وعائدات ذاكرة SRAM بسعة 256 ميغابايت تقترب من 90 بالمائة، وفقًا لتعليقات الشركة خلال مناقشات الأرباح منتصف عام 2026 التي تم تكرارها في التقارير الأخيرة.
تشير العوائد في المرحلة التجريبية ومشاركة العملاء إلى تقدم ثابت نحو الإنتاج المخاطر
بحلول منتصف عام 2026، أفادت TSMC أن مركبات الاختبار المشابهة للمنتجات على A14 وصلت إلى حوالي 90 بالمائة من أداء الجهاز المستهدف، وأن هياكل SRAM بسعة 256 ميغابيت أظهرت معدلات إنتاج قريبة من نفس المستوى. وتم وصف تفاعل العملاء مع تطبيقات الهواتف الذكية والحاسوب عالي الأداء بأنه نشط، مع تقدم بعض أعمال التصميم أسرع من الجداول الداخلية السابقة. جاري تنفيذ أنشطة الإنتاج التجريبي للتحقق من العقد وتقديم شرائح للعملاء للتحقق من التصميم. ومن المقرر أن يبدأ إنتاج المخاطر في عام 2027، مع استهداف الإنتاج بكميات كبيرة في عام 2028.
يُذكر في ملخص IEDM صراحةً أن التكنولوجيا لا تزال على المسار المحدد لموعد الإنتاج الضخم. يتم قياس أرقام العائد في هذه المرحلة على هياكل اختبار بسيطة نسبيًا وليس على منتجات العملاء الكاملة، لذا سيتطلب الأمر مزيدًا من النضج. ومع ذلك، فإن الأرقام المبلغ عنها وغياب أي تأخيرات معلنة في الجدول الزمني يوحيان بأن برنامج التطوير تجنب حتى الآن عقبات تقنية كبيرة. تشير تخطيطات القدرة إلى بدء كميات كبيرة من الألواح بمجرد زيادة الإنتاج الضخم، مع توقع مساهمة عدة مصانع.
تقدم A14 بشكل أكبر من العقد المنافسة في مقاييس تكبير SRAM
عملية Intel 18A كشفت علنًا عن حجم خلية SRAM عالية الكثافة قدره 0.021 µm²، وهو نفس الرقم الذي استخدمته TSMC منذ N5، وكثافة ماكرو تصل إلى 38.1 Mb/mm² أُبلغ عنها في مؤتمر سابق. لم تُصدر Samsung بيانات مماثلة لحجم الخلية لعقداتها الأحدث. إذا تم تحقيق خلية A14 أقل من 0.017 µm² في الإنتاج، فإن TSMC ستتمتع بتفوق رقمي واضح في منطقة SRAM عالية الكثافة بحلول عام 2028. كما تُصنف عملية Intel التالية 14A على أنها تنافسية من حيث الكثافة العامة، لكن الأرقام المحددة لحجم خلية SRAM لهذه العملية لم تُنشر بعد.
يبقى المقارنة غير مكتملة حتى ظهور الشرائح الإنتاجية وخصائص الماكرو الكاملة، لكن الميزة الاتجاهية في عدد خلايا البت المنشورة واضحة بلا لبس. سيُقيّم عملاء المصانع الخطط الطويلة الأجل للتصاميم الثقيلة بالذاكرة المؤقتة هذا المؤشر إلى جانب الأداء والطاقة والكفاءة والتكلفة. فجوة SRAM، إذا استمرت، يمكن أن تؤثر على القرارات المتعلقة بالمنتجات التي تتطلب مصفوفات ذاكرة كبيرة على الرقاقة.
ستستفيد مسرّعات الذكاء الاصطناعي مباشرة من زيادة سعة ذاكرة SRAM على الرقاقة
تولّد نماذج اللغة الكبيرة وأحمال الذكاء الاصطناعي الأخرى ضغطًا شديدًا على عرض نطاق الذاكرة وقدرتها. يوفر ذاكرة SRAM المدمجة أدنى زمن تأخير وأقل استهلاك للطاقة لتخزين التنشيطات والأوزان والنتائج الوسيطة. عندما لا يمكن لـ SRAM أن تتوسع مع الحوسبة، تصبح المعززات أكثر اعتمادًا على HBM أو DDR الخارجية، مما يزيد من استهلاك الطاقة والتأخير. يسمح تقليل مساحة خلية البت بأكثر من 19 بالمائة للمصممين إما بتوسيع ميزانية SRAM ضمن نفس مخطط الرقاقة أو استرداد المساحة لوحدات حوسبة إضافية أو عرض نطاق توصيل أعلى.
التأثير مضاعف: فكلما زاد ذاكرة التخزين المحلية، زادت كفاءة استخدام وحدات الحساب المتاحة وانخفضت تكلفة الطاقة لكل عملية. وتصنف TSMC A14 للتطبيقات عالية الأداء والذكاء الاصطناعي بالإضافة إلى وحدات النظام على الرقاقة المحمولة. وقد لوحظ بالفعل اهتمام العملاء المبكر في هذه القطاعات. وسيعتمد الناتج العملي على كفاءة ت масية الدوائر المحيطية وعلى الجهد والتيار المطلوبين من قبل الماكروهات الإنتاجية، إلا أن اتجاه تغيير حجم الخلية يتوافق مع احتياجات السوق.
يعتمد كثافة الماكرو في النهاية على توسيع الدوائر الداعمة إلى جانب خلية البت
خليّة بيت أصغر هي فقط الخطوة الأولى. تحتوي ماكروات SRAM الكاملة على مُفكّكي عناوين، ومُضخّمات إشارة، ومشغّلي كتابة، ومُعدّلات أعمدة، ومنطق اختبار ذاتي مدمج. وقد تطورت هذه الكتل الطرفية تاريخيًا ببطء أكثر من المصفوفة نفسها. تشير TSMC إلى أن تقليل قواعد الأبعاد يمكّن من أعلى كثافة ماكرو تم الإبلاغ عنها حتى الآن، مما يدل على تحسن متزامن في الدوائر الداعمة. لاحظت تعليقات مستقلة أن تقليل ارتفاع خلية البيت بنسبة حوالي 16 بالمائة، بالإضافة إلى تخطيطات مُحسّنة للحواف، تسهم في النتيجة العامة.
يجب على المصممين مواصلة التحقق من أن الخلية عالية الكثافة يمكنها تلبية متطلبات وقت الوصول والجهد لمستويات الذاكرة المؤقتة المختلفة. غالبًا ما تستخدم الذاكرة المؤقتة السريعة L1 وL2 خلايا أكبر وأعلى تيارًا من الخلية عالية الكثافة الأعلى المذكورة في الأوراق التقنية. لذلك، فإن الرقم المنشور يمثل حدًا أعلى للكثافة بدلاً من ضمان لكل وحدة ذاكرة على الرقاقة. ومع ذلك، فإن توفر خيار عالي الكثافة أصغر بكثير يوسع مساحة التصميم للوحدات الحساسة للسعة.
عناصر التパكي المتقدمة تُوسع نطاق منصة A14 خارج الرقاقة
يحتوي وصف A14 NanoFlex Pro على عدة ميزات للتعبئة والتكامل. وتشمل المُمكّنات لقياس النظام عبر السيليكون، وطبقة إعادة توزيع مبتكرة تدعم مسافة ربط SoIC بقيمة 4.5 µm، ومكثفات MiM عالية الأداء. وتساعد هذه العناصر في تجميع متعدد الرقائق بشكل أ tighter، وتحسين توصيل الطاقة أو عزلها داخل الحزم المتقدمة. بالنسبة للمنتجات التي تجمع بالفعل رقائق الحوسبة مع مكدسات ذاكرة تخزين مؤقت أو HBM منفصلة، يمكن لمسافة الربط الأدق وخيارات التوصيل المحسنة تقليل التأخير وزيادة عرض النطاق الترددي بين المكونات.
النسخة الأولى من A14 تحتفظ بتوصيل الطاقة التقليدي من الجهة الأمامية؛ ومن المتوقع ظهور نسخة لاحقة بقوة فائقة مع توصيل طاقة من الجهة الخلفية بعد حوالي عام. وبالتالي، قد تنتظر أجزاء سطح المكتب ومراكز البيانات ذات الطاقة العالية النسخة ذات توصيل الطاقة من الجهة الخلفية، بينما يمكن للتصاميم المحمولة وأقل استهلاكًا للطاقة اعتماد المنصة الأولية. يعزز خارطة طريق التغليف رؤية A14 كتقنية نظام أكثر من كونها مجرد عقدة لتقليص الترانزستورات.
تشمل المراحل الواضحة العمل التجريبي الحالي حتى إنتاج المخاطر عام 2027 وحجم عام 2028
لا يزال A14 في مرحلة التجربة والتقييم من قبل العملاء. من المخطط لبدء الإنتاج المخاطر في عام 2027، يليه الإنتاج الضخم في عام 2028. يؤكد ملخص IEDM هدف الإنتاج الضخم. أظهرت نتائج الاختبار الداخلية من منتصف عام 2026 أداء الجهاز ونسبة إنتاج SRAM قريبة من 90 بالمائة من الهدف، مما يوفر ثقة بأن الجدول الزمني واقعي. لقد تكهن بعض التعليقات السوقية بتسارع متواضع محتمل، لكن TSMC لم تُقدّم رسمياً تاريخ الإنتاج الضخم.
استمرار بناء المنشأة وتثبيت الأدوات دعماً للرفع، مع توقع وصول الطاقة الإنتاجية إلى عشرات الآلاف من الرقائق شهرياً بمجرد بدء الإنتاج. يتيح فترة التشغيل المتعددة السنوات للعملاء الوقت لإكمال أعمال التصميم، وتأهيل العملية، وإعداد تمكين البرمجيات والأنظمة. وبالتالي، من غير المرجح أن تظهر المنتجات المبنية على A14 بكميات كبيرة قبل عام 2029، مما يمنح الصناعة نافذة قابلة للتنبؤ بها للتخطيط حول الكثافة والأداء الجديدين.
يمكن لسلسلة ذاكرة التخزين المؤقت المستقبلية في وحدات المعالجة المركزية ووحدات معالجة الرسومات أن تتوسع دون نمو متناسب في المساحة
مع توفر خلية عالية الكثافة بأحجام أصغر، يمكن للمهندسين المعماريين إعادة التفكير في التوازن بين ذاكرات L1 وL2 وL3 وذاكرة scratchpad المتخصصة. تصبح ذاكرات المستوى الأخير الأكبر أكثر بأسعار معقولة من حيث مساحة السيليكون، مما قد يقلل من الحاجة إلى التكديس العدائي متعدد الرقائق لأسباب تتعلق بالسعة فقط. يمكن للتصاميم التي تخصص بالفعل مساحة كبيرة للذاكرة المحلية زيادة أحجام المخازن المؤقتة أو تحرير الترانزستورات لاستخدامها في مprocessors متعددة تدفق إضافية. الأثر الكلي هو مرونة أكبر في التوازن بين الأداء والتكلفة.
بما أن شرائح A14 ستظل مكلفة، فستظهر الفائدة الاقتصادية بوضوح أكبر في المنتجات التي كانت تواجه سابقًا حدودًا صارمة في المساحة. ومن المتوقع أن يستغل المبادرون في قطاعات الذكاء الاصطناعي والأداء العالي الكثافة الإضافية أولًا، ثم يلي ذلك اعتماد أوسع مع نضج العملية وانخفاض التكاليف. إن الفجوة التي استمرت ثمانية أعوام منذ آخر تقليل ذي معنى في حجم الخلية تعني أن العديد من منهجيات التصميم الحالية بُنيت حول حجم خلية ثابت؛ وستُحدّث هذه المنهجيات الآن للاستفادة من الحجم الأساسي الجديد.
الواقع الإنتاجي سيحدد مدى تطابق السيليكون مع الأرقام المعلنة في المؤتمر
يتم قياس أرقام خلية bitcell على هياكل اختبار مُحسَّنة تحت ظروف مُحكمة. يجب أن تستوفي الماكروهات الإنتاجية نطاقًا أوسع من متطلبات الجهد ودرجة الحرارة والموثوقية مع التوازي مع الترانزستورات المنطقية والوصلات المعقدة. تضيف دوائر المساعدة والتوطين وخصائص تحسين العائد مساحة لا تنعكس في حجم الخلية الصرف. تظل الخلايا ذات التيار العالي المستخدمة في ذاكرات التخزين المؤقت الحساسة للسرعة أكبر من أصغر خلية عالية الكثافة. ستكون تكلفة الرقاقة مرتفعة في السنوات الأولى من العقد، لذا قد لا تنخفض التكلفة المطلقة للذاكرة المؤقتة بنفس سرعة ارتفاع الكثافة.
هذه التحفظات قياسية لأي تقنية عملية جديدة ولا تقلل من أهمية التقلص المبلغ عنه. إنها ببساطة تضع توقعات بأن الفائدة الكاملة على مستوى النظام ستظهر تدريجيًا مع تحسين فرق التصميم ومزودي IP ومهندسي عمليات المصانع للتنفيذ. سيوفر مراقبة صور رقائق المنتجات الفعلية، وكشف كثافة الماكرو، وتعليقات العملاء بعد عام 2028 التحقق النهائي.
جلسة ديسمبر لـ IEDM ستقدم أول وصف تقني تفصيلي للمنصة
يُتوقع عرض الورقة بعنوان "تقنية منصة A14 CMOS NanoFlex Pro مع شرائح نانوية من الجيل الثاني ومزايا العقدة الكاملة لـ PPA لتطبيقات HPC/AI وSoC المحمولة" في فترة بعد ظهر 14 ديسمبر 2026. سيقدم باحثون من TSMC نتائج خلية SRAM، وادعاءات الكثافة، وأهداف الأداء والطاقة، وميزات التغليف الداعمة. تحتوي أوراق المؤتمرات عادةً على بيانات كمية أكثر، ومقطوعات عملية، وخصائص كهربائية مقارنة بالملخص القصير الذي تم نشره بالفعل.
سيقوم المشاركون في الصناعة بفحص الأرقام المحققة مقابل الأرقام المستهدفة، وتباين الخلية الجديدة، وأي مناقشة حول جاهزية الإنتاج. كما ستساعد العرض على مقارنة مباشرة مع الأوراق المقدمة في نفس الوقت من مصانع أخرى. حتى تلك الجلسة، تعتمد المعلومات المتاحة على الملخص، وبيانات خارطة الطريق للشركة، والتقارير الثانوية المتسقة من أواخر أكتوبر 2026. لذلك فإن محاضرة IEDM هي النقطة الرئيسية التالية للتحقق العام من قصة A14 SRAM.
الأسئلة الشائعة
ما هو الحجم المبلغ عنه لخلية SRAM عالية الكثافة A14، وكيف تقارن مع العقد السابقة؟
تُشير ملخصات TSMC والتقارير الداعمة إلى أن خلية الذاكرة SRAM ذات الكثافة العالية 6T ستكون أصغر من 0.017 µm². وقد قُيست نفس الخلية بحوالي 0.021 µm² من عملية N5 المقدمة في عام 2020 حتى N3E وN2. وبالتالي، فإن التقليل يتجاوز 19 بالمئة في المساحة، وهو ما يعادل زيادة نظرية تزيد عن 23 بالمئة في عدد الخلايا التي يمكن تضمينها في مساحة سيليكون معينة قبل أخذ تكاليف الحافة في الاعتبار.
متى سيصل A14 إلى الإنتاج الضخم ومتى قد تظهر المنتجات الأولى؟
يُستهدف الإنتاج الضخم لعام 2028. من المخطط إجراء الإنتاج التجريبي لعام 2027. نظرًا للتأخير الطبيعي بين تأهيل العملية وإكمال تصميم المنتج، لا يُتوقع شحن المنتجات المبنية على A14 بكميات كبيرة قبل عام 2029.
كيف تقارن أداء وأهداف الطاقة بين A14 وN2؟
بنفس القوة، من المتوقع أن يقدم A14 سرعة أعلى بنسبة 10–15 بالمائة. وبنفس السرعة، من المتوقع أن تنخفض استهلاك الطاقة بنسبة 25–30 بالمائة. ومن المتوقع أن ترتفع كثافة الرقاقة الإجمالية بنسبة حوالي 20 بالمائة من خلال التأثيرات المجمعة لتقليص المنطق وSRAM.
هل يترجم حجم خلية بت أصغر تلقائيًا إلى 19 بالمائة زيادة في الذاكرة التخزينية المؤقتة على الرقاقة النهائية؟
لا. الدوائر الطرفية التي تحيط بالمصفوفة، مثل المُفكِّكات، ومُضخّمات الإشارة، والمنطق المرتبط، تشغّل مساحة إضافية وقد لا تتوسع بنفس المعدل بالضبط. وبالتالي، فإن مكسب الكثافة الكلية للماكرو سيكون أقل من خفض مساحة الخلية الخام، على الرغم من أن TSMC تدّعي أعلى كثافة ماكرو تم الإبلاغ عنها حتى الآن.
كيف تقارن خلية A14 SRAM مع الأرقام التي كشف عنها Intel؟
يُدرج خلية Intel 18A عالية الكثافة بحجم 0.021 µm²، وهو نفس الحجم الذي استخدمته TSMC منذ N5. إذا ظلت خلية A14 أقل من 0.017 µm² في الإنتاج، فستحتفظ TSMC بميزة عددية في هذا المؤشر المحدد خلال الفترة الزمنية ذات الصلة.
لماذا تأخر تكبير SRAM مقارنة بتكبير المنطق لفترة طويلة؟
خلية الترانزستورات الستة حساسة لتغيرات العملية والتسرب والاستقرار عند الجهد المنخفض. لقد تبين أن الحفاظ على هوامش ضوضاء كافية وقدرة كتابة مع استمرار تقليل حجم الترانزستورات أكثر صعوبة من تكبير أجهزة المنطق البحتة، مما أدى إلى التوقف المتعدد السنوات الذي لوحظ بعد N5.
إخلاء المسؤولية: يتم تقديم هذه المعلومات العامة عن السوق، والتي قد تكون من مصادر خارجية أو تجارية أو ممولة، لأغراض المرجعية والتعليم فقط ولا تشكل نصيحة مالية أو استثمارية، أو عرضًا أو دعوة أو ضمان. نحن ننفي أي مسؤولية عن دقتها أو اكتمالها أو موثوقيتها وأي خسائر ناتجة عنها. الاستثمار/التداول محفوف بالمخاطر؛ الأداء السابق لا يضمن نتائج مستقبلية. يجب على المستخدمين إجراء البحث، واتخاذ قرارات حكيمة، وتحمل المسؤولية الكاملة. للاطلاع على تفاصيل إضافية، يرجى الرجوع إلى شروط الاستخدام وإخلاء المسؤولية عن المخاطر الخاصين بـ KuCoin.
اخلاء المسؤوليه: تُرجمت هذه الصفحة باستخدام تقنية الذكاء الاصطناعي لراحتك. للحصول على المعلومات الأكثر دقة، ارجع إلى النسخة الإنجليزية الأصلية.