目前，台灣台積電預計將繼續使用傳統的微凸塊技術，而非混合鍵合技術，來連接高頻寬記憶體（HBM）與人工智慧加速器的先進封裝。由於相關材料的開發週期，更細節的微凸塊預計將持續使用至 HBM4 的後期階段，並延伸至 HBM5 的初期階段。 根據 9 月 2 日材料產業消息來源，台積電已要求其材料與設備合作夥伴開發約 5 微米（μm）級凸塊的鍵合與底部填充解決方案。換句話說，台積電希望目前用於先進封裝的微凸塊變得更短、更細。韓國與日本供應商已開始研發，預計 5μm 級凸塊的大規模生產將於 2028 年下半年開始。 目前，第三代擴展型 HBM（HBM3E）的凸塊高度約為 15–25μm，而 HBM4 則接近約 10μm。日本材料供應商此前表示，難以保證低於 15μm 的品質。因此，5μm 的凸塊將遠低於當前的認證門檻。 縮短並細化凸塊的原因在於 HBM 立方體的高度限制以及對更高互連密度的需求。根據 JEDEC 規範，HBM 堆疊的最大高度為 775μm。I/O 連接數持續增加，但整體堆疊必須維持在此高度限制內。 在台積電的先進 CoWoS 封裝中，GPU 與 HBM 堆疊（已由記憶體供應商組裝完成）會使用微凸塊安裝於矽中介層上。16 個 DRAM 晶片的堆疊本身是由 SK hynix 和三星電子等公司於 HBM 封裝內完成，而非由台積電執行。然而，隨著加速器端互連數量增加，用於 CoWoS 中安裝元件的微凸塊也需變得更短且更密集。 第一代與第二代 HBM 使用相對較大的焊錫凸塊。隨著堆疊晶片與 I/O 連接數增加，微凸塊在 HBM3 世代左右成為主流方案。SK hynix 使用其 MR-MUF 工藝，在大規模回流後施加液態底部填充；而三星電子則使用 TC-NCF，在晶片間放置薄膜型底部填充後進行熱壓鍵合。 混合鍵合被視為下一步發展方向。透過消除凸塊並直接鍵合銅墊，可使互連更薄且密度顯著提升。台積電已在 SoIC 平台上使用此技術來堆疊邏輯晶片。然而，HBM 仍使用微凸塊連接至中介層。產業對放棄已驗證良率、檢測與高量產製程的技術仍持保留態度。 在 5μm 尺度下，製造商必須同時解決無空洞底部填充、殘留助焊劑與鍵合對位等問題。鑑於難度極高，台積電似乎已將不同開發任務分配給其材料與設備合作夥伴。 HBM 堆疊內部的發展方向亦類似。上個月在 Hot Chips 2026 上，SK hynix 表示其路線圖將繼續在 HBM4 與 HBM4E 中使用基於微凸塊的 MR-MUF 工藝，而非採用混合鍵合；直接鍵合則被定位為適用於 HBM5 及超過 20 層堆疊的技術。產業觀察家認為，JEDEC 將 HBM 最大堆疊高度從 720μm 提高至 775μm 的決定，已為延長微凸塊的使用提供了額外空間。 一位材料產業消息來源表示：「台積電要求開發更細微的微凸塊，可解讀為本世代將採用低輪廓微凸塊，而非轉向直接鍵合。」 該來源補充：「低於 15μm 的微凸塊已開發完成，但確保其品質仍具挑戰性。關鍵難題不在於凸塊本身，而在於開發能可靠支撐並通過認證的底部填充解決方案。」