隨著 AI 大模型訓練與推理需求持續爆發，算力晶片的效能瓶頸已從計算單元轉向儲存頻寬，HBM 高頻寬記憶體成為制約高端 AI 硬體迭代的核心關鍵。在 HotChips2026 國際高端晶片技術大會上，全球兩大儲存龍頭三星、SK 海力士集中披露了 HBM4 下一代技術演進路線，打破了行業沿用多年的 HBM 迭代邏輯。
與過往單純提升 DRAM 速率與堆疊層數相比，新一代 HBM4 架構全面轉向 Base Die 邏輯工藝升級、混合鍵合 3D 堆疊、EMIB 異構混合封裝三大創新方向。技術迭代背後，是 HBM 從單一存儲器件向「存儲+邏輯+封裝+IP+EDA」一體化系統的轉型。
從顆粒提速到系統優化，HBM 的演進邏輯發生切換
在先前的 HBM3、HBM3E 迭代週期中，行業技術升級邏輯相對固定，核心優化集中於 DRAM 存儲顆粒本身，透過提升單顆粒傳輸速率、增加堆疊層數、優化微凸點互連結構，實現整體頻寬的穩步提升。在此體系下，底部 Base Die 僅承擔簡單的信號轉接、電源分配與測試輔助功能，充當被動信號橋樑角色。工藝架構長期沿用成熟的存儲衍生工藝，無需大規模迭代，整個 HBM 產品的技術壁壘與產能瓶頸，完全集中在 DRAM 製造環節。
但隨著 AI 算力需求指數級增長，傳統迭代模式的邊際效應快速遞減。在超高頻寬場景下，單純提升 DRAM 速率會帶來嚴重的信號串擾、功耗激增、時序偏移等問題，二維平面的優化已無法適配超大算力負載。針對這一行業痛點，本屆 HotChips2026 大會上，三星與 SK 海力士同步釋出全新技術思路，明確 HBM4 時代的核心突破點不再是存儲顆粒，而是底層 Base Die 的系統性重構。
兩大廠商在技術方案上形成明顯差異化路線。三星在 HotChips 演講中披露，其 HBM4/HBM4E 產品 Base Die 採用自家 4nm 邏輯工藝，CDie 使用 1cDRAM 節點，引腳速率最高達到 11.7Gbps，可向上拓展至 13Gbps，單堆疊頻寬可達 3.3TB/s。透過邏輯工藝的高密度電晶體優勢，Base Die 可整合更高性能的 PHY 電路、訊號糾錯模組與電源管理單元，大幅優化高速訊號完整性，解決超高頻寬下的時序紊亂問題。與此同時，三星在架構設計中明確，將部分記憶體控制邏輯下沉至 Base Die，有效釋放 GPU 端的矽片面積，為算力單元擴容提供空間。
SK Hynix 則採用分工協作的迭代模式，選擇與台積電合作，Base Die 採用台積電 12nm 邏輯工藝，相較於三星的全自研邏輯架構，SK Hynix 的方案更注重量產穩定性，透過優化 Base Die 的供電網路與熱傳導結構，適配 12 層乃至 16 層超高堆疊架構的散熱與負載需求。兩種路線的差異化佈局，意味著 HBM4 的 Base die 內部邏輯架構不再統一，不同廠商的產品在工藝、性能、適配場景上形成天然差異，為後續供應鏈適配與晶片設計迭代增加了全新難度。
切換至 Base Die 的邏輯工藝帶來多重收益。邏輯工藝可實現更高的電晶體密度，優化 PHY 電路的訊號完整性與功耗控制，並能支援 HBM4 翻倍後的 2048 位 I/O 位寬。同時，Base Die 多餘的晶片面積為近存運算提供了硬體空間，使 HBM 不再僅僅作為資料容器，而可在儲存內部完成簡單的資料預處理，緩解馮·諾伊曼架構的資料搬運壓力。但代價同樣顯著：HBM 不再是記憶體廠家能完全閉環完成的產品，邏輯代工產能、IP 設計能力、跨工藝協同模擬，全部成為 HBM 量產的約束條件。DRAM 廠商需與邏輯代工廠深度協同，設計、驗證、流片週期被拉長，供應鏈複雜度成倍上升。
並行多種先進封裝路線
HotChips2026 釋放的另一個關鍵信號是，HBM 的系統集成封裝路線正走向多元化，台積電的 CoWoS 不再是唯一解決方案，混合封裝方案登上舞台，同時堆疊內部鍵合技術正向混合鍵合 3D 堆疊過渡。
SK海力士在演講中確認，正在評估英特爾EMIB嵌入式矽橋技術，用於HBM4與運算晶片之間的2.5D系統整合。傳統CoWoS依賴整塊大面積矽中介層完成GPU與HBM之間的所有訊號互連，性能優異，但中介層成本高昂，且受光刻機遮罩尺寸限制，產能擴張困難，全球CoWoS產能長期供不應求，頭部客戶優先鎖定產能，其他廠商需長時間排隊才能獲得產線。EMIB放棄整片矽中介層，僅在晶片訊號交互的局部嵌入微型矽橋，有機基板承擔大部分布線，局部矽橋負責高密度高速訊號傳輸。此方案可降低封裝成本，突破遮罩尺寸限制，實現更大規模的多晶片整合，谷歌TPU已將EMIB納入下一代方案選型清單。
但 EMIB 並不意味著直接取代 CoWoS。EMIB 的局部矽橋在極高密度訊號場景下，訊號損耗與電源完整性仍與全矽中介層存在差距。SK 海力士的定位，是將 EMIB 作為重要補充路線，而非全面替代。高端訓練晶片仍將優先沿用 CoWoS，中高端推理與大算力加速器則可採用 EMIB 方案緩解封裝產能壓力，形成雙路線並行的局勢。
而在 HBM 堆疊內部，也就是多層 DRAM Die 之間的鍵合技術，正處於從 MRMUF 向混合鍵合過渡的週期。現階段 HBM4 量產版本，主流仍使用 MRMUF、TCNCF 熱壓鍵合方案，依靠微凸點實現層間互連。但隨著堆疊層數衝向 16 層，微凸點的間距、熱阻、功耗逐步抵達物理極限。混合鍵合（Hybrid Bonding）相較於 MRMUF 工藝，不僅能使核心晶片厚度增加 24%，將 TSV 間距縮小至 18 微米以下，還能在增加堆疊層數的情況下，將熱阻大幅降低 35%，預計該技術最早落地於 HBM5，面向 16 到 20 層及以上超高堆疊。
然而，混合鍵合目前仍處於小批量驗證階段，良率控制、設備成本和薄晶圓處理均存在挑戰，2026 年不會大規模商用，行業普遍預期要到 2027 至 2028 年的 HBM4E 迭代版本和 HBM5 世代才會迎來混合鍵合的規模化落地。
這也造就了當前 HBM 產業非常特殊的技術過渡形態：新一代 HBM4 產品，外部系統集成率先開啟 EMIB 異構封裝的多元化探索，以緩解高端封裝產能壓力；內部 DRAM 堆疊仍堅守 MRMUF 成熟熱壓工藝以保障量產穩定性，混合鍵合僅做前置預研布局。多重技術路線同步推進、新舊工藝交叉並存，大幅放大了现阶段 HBM4 技術選型的不確定性。
此外，熱管理已正式成為超高堆疊 HBM 無法迴避的核心瓶頸。16 層堆疊架構使 HBM 整體熱負荷大幅上升，熱量堆積會直接導致頻寬降頻、性能無法滿載。針對這一痛點，兩家廠商已推出差異化解決方案：SK 海力士推出 IHBM 內置導熱組件方案，通過在 HBM 的 D2D PHY 區域嵌入高導熱且電絕緣的冷卻組件，構建專用散熱路徑，可額外降低 30% 以上的熱阻，提升系統的運行穩定性；三星則為遠期 HBM5 產品規劃銅散熱通路設計，從硬體結構層面破解超高堆疊的散熱難題。可以明確的是，未來高堆疊 HBM 產品的性能上限，不再單純取決於頻寬與速率參數，而是由熱管理能力直接決定。
IP 與 3D EDA 成為 HBM4 的隱形核心門檻
如今，HBM4 的核心壁壘不僅限於製造與封裝，更已延伸至高速 IP 與異構 EDA 工具鏈這兩大軟實力環節，成為當前產業最易被忽視卻最關鍵的卡點。隨著 HBM4 接口速率突破 9 Gbps、IO 位寬翻倍擴容，高速 PHY、SerDes 接口 IP 的設計難度呈指數級上升。
高速IP並非簡單的電路設計，需深度適配DRAM顆粒特性、Base Die邏輯架構、封裝布線結構，完成信號完整性與電源完整性的聯合仿真調試。當前全球成熟量產級HBM4高速IP資源高度集中，少數海外頭部廠商憑藉多年流片積累，壟斷了主流算力晶片的IP配套市場。對於中小算力設計企業與新興供應鏈廠商而言，無法獲取成熟高速IP，就無法適配HBM4架構，直接形成嚴苛的行業準入壁壘。
同時，3D異構EDA工具鏈的短板，進一步放大了HBM4的落地難度。HBM4屬於典型的多工藝、多裸片異構集成系統，邏輯基底、存儲堆疊、硅橋/中介層封裝分屬不同工藝體系，傳統二維分立EDA工具無法完成跨裸片、跨工藝的協同仿真。在三維堆疊場景下，電學、熱學、力學效應相互耦合，單一環節的仿真偏差，都會導致整體設計收斂失敗。
當前行業主流設計流程存在明顯割裂問題，前端邏輯設計、中端物理實現、後端封裝仿真數據無法互通複用，迭代成本極高。HotChips2026 明確指出，HBM4 的規模化落地，高度依賴一體化 3DIC 協同設計工具鏈，可實現設計、工藝、封裝、多物理場仿真全流程聯動。EDA 工具的適配能力、高速 IP 的調試兼容性，直接決定 HBM4 的量產良率與性能上限，也是現階段中小廠商難以突破的核心技術壁壘。
整體來看，本屆大會完整勾勒出 HBM 產業的全新進化路徑：告別傳統單點硬體迭代模式，邁入架構、封裝、工藝、軟硬體生態協同升級的系統競爭時代。三星、SK 海力士的差異化技術路線，打破了行業長期的標準化格局，新舊工藝長期共存、場景化技術分層、系統能力決勝，將成為未來 2-3 年 HBM 賽道的核心發展常態，改寫 AI 存儲產業的競爭規則。
本文來自微信公眾號「半導體產業縱橫」（ID：ICViews），作者：子皓