Samsung ve SK Hynix, HBM tasarım stratejilerinde ayrılıyor

Hot Chips konferansında Samsung ve SK Hynix, GPU'nun, belleğin, çip üretiminin ve paketlemenin bir sistem olarak tasarlanması gerektiğine katıldı. O günden beri çözümleri farklı yollar tuttu.

Samsung, temel çipi sistemin aktif bir parçasına dönüştürüyor. Bellek kontrolörünü GPU'dan mantıksal temel chipe taşıyarak, GPU alanının %5–10'unu daha fazla hesaplama için serbest bırakmayı ve performansı %10–20 artırmayı planlıyor. Seçici AI işlemleri de temel chipte çalıştırılarak veri hareketi azaltılacak. Uzun vadede, GPU ve DRAM'i doğrudan yığılan zHBM teknolojisini geliştiriyor ve DRAM tüketiminin yaklaşık %70 azalmasını, bant genişliğinin ise iki katından fazla artmasını bekliyor.

SK Hynix, daha yüksek yığınlarla birlikte ortaya çıkan ısı ve çarpılma sorunlarına odaklanmaktadır. HBM4'ün 12 katmanlı yığın üretime geçtiğini, 16 katmanlı versiyonun ise müşteri onayı aşamasında olduğunu doğrulamıştır. Karışık bağlama, 20 katman ve üzeri yığınlar için yola açmaktadır ve daha kalın çipler ile daha sık aralıkların kullanılmasını mümkün kılar. iHBM yöntemi, yığının en sıcak bölgeleri içine özel bir ısı iletim yolu ekler. Bu rekabet artık sadece bant genişliği ve kapasiteyle ilgili değildir. Temel çip mimarisi ve ileri paketleme, belirleyici savaş alanları haline gelmektedir.

2026 Hot Chips sunumunda Samsung Electronics, zHBM'yi yüksek bant genişlikli belleğin nihai evrimi olarak duyurdu. Bu kavram, 2.5D arayüz plakasını ortadan kaldırarak DRAM'ı GPU gibi hesaplama çiplerinin üzerine dikey olarak yığarak gerçek 3D entegrasyon mimarisi oluşturuyor ve DRAM tüketimini %70 azaltmayı, bant genişliğini HBM4E'ye göre 2.3 kat artırmayı hedefliyor.

Samsung, temel çipi pasif veri iletim kanalından aktif bir hesaplama ortağına dönüştürmek için üç aşamalı bir rota çizdi. Birinci aşama, bellek kontrolörünü xPU'dan temel çipe taşıyarak silikon alan kazanmayı hedefliyor; ikinci aşama, temel çipe bellek genişletme ve dikkat hesaplama yetenekleri ekliyor; üçüncü aşama sonunda zHBM'yi gerçekleştirecek.

Şimdi Samsung'un çözümünü inceleyelim.

Konuşma sırasında, HBM5'in spesifikasyonlar açısından gelişim trendlerini gösteren bazı grafikler sunuldu. Tüm detaylar henüz kesin olmasa da, sağ üstteki grafiğe bakmak ilginçtir.

60 GB kapasiteli ve 6 TB/s bant genişliğine sahip HBM5 SSD oldukça iyi olur. Hadi tam verileri hesaplayalım. 6 TB/s bant genişliği ve 2048 kanal, her pinde 23,5 Gbps veri hızı anlamına gelir. Şu anki en ileri teknoloji hızımız 16 Gbps; bu büyük bir ilerleme ve ileri lojik düğüm teknolojisiyle bu hedefe ulaşmak muhtemel. Her çip 3 GB kapasiteliyse ve toplam kapasite 60 GB ise, yığın yüksekliği 20 katman olacak.

Başka bir slaytta, Samsung'un HBM4E'nin tek pin hızının 16 Gbps olduğunu doğruladığını belirtti. HBM5 için daha önce yaptığımız hesaplamalar da aşağıdaki grafikte doğrulandı.

Samsung'ın açık avantajı, kendi kendine geliştirilmiş mantık çipine sahip olmasıdır; Micron ve SK Hynix ise bu çipi elde etmek için başkalarıyla iş birliği yapmak zorundadır. Samsung, bu avantajını vurgulayarak özelleştirilmiş çiplerin önemini açıklamıştır. Samsung, bellek için 1C prosesini, mantık çipi için ise 4nm prosesini kullanarak çip tüketimini önemli ölçüde azaltmıştır. Aşağıdaki şekil, HBM4 bellek çipinde DRAM prosesini kullanarak mantık çipi üreten Micron'u alaycı bir şekilde eleştirmektedir.

Daha iyi olan, önceki metinde de belirtildiği gibi Samsung’un ürün yolu haritasını üç aşamaya net bir şekilde ayırmış olması. Bunları sırayla ele alacağız.

Temel çip üzerinde mantıksal düğümler olduğunda, HBM PHY modülünün fiziksel alanı küçülür ve verimliliği artar. Bu, HBM ile XPU arasındaki çip arası modülün boyutunun daha küçük olacağını anlamına gelir. Bunun iki avantajı vardır:

Daha fazla hesaplama yapmak için XPU'daki alanı artırın;

Daha gelişmiş fonksiyonlar gerçekleştirmek için HBM tabanının kullanılabilir alanını artırın.

Boyutun küçültülmesinin dezavantajı, bu bölgelerdeki ısı yoğunluğunun daha yüksek olmasıdır. İlginç bir şekilde, farklı nesiller HBM'de PHY modülünün gerçek boyutlarını sunmaktadır.

Samsung, UCIe'nin daha büyük boyutlu ve bit başına daha yüksek enerji tüketimli olması nedeniyle D2D bağlantılarında UCIe kullanmamayı tercih ettiklerini belirtti. Kendi özelleştirilmiş PHY uygulamalarının daha iyi performans sağladığını ifade ettiler. HBM5'e geçiş sırasında, D2D PHY bölgesini soğutmak için Entegre Isı Yolu Bloğu (HPB) kavramını sergilediler.

Diğer bir ana avantaj, bellek kontrolörünün XPU'dan özel temel çipe taşınmasıdır. Bu, XPU çipindeki alanı serbest bırakır ve bu alan daha fazla kayan nokta işlemciyi çalıştırmak için kullanılabilir.

Taban üzerine mantık düğümlerini entegre etmenin yeni avantajı, SRAM oluşturmayı mümkün kılmaktır. DRAM yığınındaki bir hücre hasar görürse, bu hücredeki bilgiler geçici olarak SRAM'de saklanabilir ve bellek denetleyici, hasarlı DRAM hücresinden değil, SRAM'den bu bilgileri arar. SRAM, hasarlı DRAM hücrelerinde saklanamayan verileri tutmak için kullanılan geçici bir not defteri gibi düşünülebilir.

Lojik düğümleri taban olarak kullanmak, transistör boyutları küçük olduğunda, bu tür birçok fonksiyon için gereken silikon alanının da daha küçük olacağını anlamına gelir. Tasarruf edilen alan, iyileştirilebilirlik, kullanılabilirlik ve bakımlılık (RAS) artırma, test yapma ve HBM bellek yığını sağlığı/durumu hakkında telemetri verisi toplama gibi çeşitli amaçlar için kullanılabilir. HBM telemetri verilerinin eğitim başarısızlıklarının ikinci büyük nedeni olması nedeniyle, HBM telemetri verileri çok değerli olacaktır.

Eğer hala fazla silikon alanı varsa, bir tane daha kurulabilir. Bellek genişletme denetleyicisi, ilk HBM yığınının arkasına başka bir HBM yığını bağlamak veya belleği genişletmek için DRAM çipleri eklemek için kullanılır.

Son olarak, mantık transistörleri mevcutken, taban üzerinde bazı hesaplama fonksiyonlarını da entegre etmeyi neden yapmayalım? Bunun avantajı, matris sıkıştırma veya kodlama gibi hesaplamaların tabandan ayrılmadan mantık çipinde tamamlanabilmesidir. Bu, gecikme ve verimlilik açısından avantaj sağlar.

Her şey yolunda giderse, teorik olarak sağ alt köşedeki ince akseleratörü oluşturmak mümkündür. Bu tür bir şema çizmek kolaydır ve kavramsal olarak ilginçtir, ancak gerçek performans artışı önemli mi, şüphelidir.

Son aşama, özelleştirilmiş bir taban çip ve HBM kullanarak bunları mantık çipi üzerine yığımaktır. Hesaplama çipi ile bellek çipi arasındaki mesafe çok kısa olduğundan, veri bitleri daha kısa bir mesafede iletilir; bu, verimliliği artırır ve bellek bant genişliğini, sadece çip ön yüzünde değil, aynı zamanda çip alanının tamamında daha fazla paralel veri yolu kullanılarak artırır.

Bu tümüyle kolay değil, ancak şirket için teknik iyileştirme rota haritası oluşturmak kritik önem taşır. Bu, şirketin gelecekte daha kaliteli ürünler çıkarma konusundaki güvenini gösterir ve bu da şirket için iyi bir şeydir. Pazarın bu ürünü kabul etmeye hazır olup olmadığı ise başka bir meseledir.

SK Hynix Amerika Şirketi Paketleme Mühendisliği Başkan Yardımcısı Lee Jaesik, 23 Ağustos'ta Hot Chips 2026 konferansında yaptığı konuşmada, SK Hynix'in HBM4E için karışık bağlama teknolojisinin gereksinimleri karşılayamayacağını ve bunun endüstrinin en çok beklenen bellek paketleme geçişinin en erken HBM5'e kadar ertelenmesine neden olacağını belirtti.

Tanımladığı gibi, sorun, HBM küplerinin toplam kalınlığının 775 mikrometre olarak sınırlı olmasıdır—bu, 300 mm mantık waferlerinin standart kalınlığıdır—bu nedenle her eklenen DRAM katmanı için daha ince çipler ve daha dar aralıklar gerekmektedir. Şu anda müşteri onayı sürecinde olan 16 katmanlı yüksek yoğunluklu HBM4 (tek küp kapasitesi 48 GB, 12 katmanlı yüksek yoğunluklu HBM4 zaten seri üretimi yapılmaktadır), çekirdek çiplerinin kalınlığını yaklaşık 50 mikrometreye indiriyor ve çipler arasındaki aralığı yarıya indiriyor. Lee'nin konuşması, Mayıs'ta duyurulan iHBM soğutma mimarisini de üç ay sonra piyasaya sürdüğünü ayrıntılı olarak anlatıyor. Lee, bu mimarinin, zaten tasarlanmış herhangi bir HBM ürününde soğutma modülünün uygulanamaması gibi bir sınırlaması olduğunu açıklıyor.

JED EC HBM4 standardı, HBM3E'den devralınan 720 mikrometrelik paket kalınlık sınırını 775 mikrometreye çıkartarak karışık bağlama teknolojisinin getirdiği baskıyı hafifletiyor. Lee, GPU paketlerinin soğutma plakası takılırken lojik çip ve bellek yığın katmanlarının bir kısmının磨lerek saf silikonun ortaya çıkarıldığını belirtti. Lojik wafer kalınlığı 775 mikrometre olduğundan, bellek çiplerinin yüksekliği biraz daha artarsa, yanındaki işlemcinin yüksekliğini aşar. “Bu, şu anda artırabileceğimiz sınır, çünkü lojik wafer kalınlığı da 775 mikrometre,” dedi Lee.

Daha ince çipler, yığılmış katmanlarda oksit tabakasının oranını artırır ve oksit tabakalarının ısıl iletkenliği silisyumdan çok daha düşüktür. Ayrıca, pin hızı, ilk HBM'nin 1 Gbps'inden HBM4'ün 8 Gbps'ine yükseltilmiştir, bu da aynı alanda daha fazla güç tüketimini gerektirir. SK Hynix'in kendi verilerine göre, gösterilen HBM nesillerinde ısıl yük ortalama olarak 2,2 kat daha yüksektir ve yığılmış katman sayısı her iki nesilde bir ikiye katlanır.

Bu şirketin büyük ölçekli geri akışlı doldurma (MR-MUF) süreci, tüm çipleri alıp yerleştirme yöntemiyle yığınlayıp tek bir geri akışta birleştirmektedir; Lee'ye göre, doldurmanın boşluğu yarıya indirip 50 mikrometreden küçük çiplerin burulmasını kontrol etmek, 16-Hi'nin ana üretim zorluğudur.

Geçen yıl Mayıs'ta Samsung, HBM4 üretimi için karışık bağlama teknolojisini benimsemeyi taahhüt etti, SK Hynix ise ileri MR-MUF teknolojisi için bakır-bakır bağlama teknolojisini alternatif olarak seçti. Daha sonra JED EC Kalınlık sınırlamaları gevşetildiğinden, karışık bağlama teknolojisi artık acil bir mesele değil. Şu anda endüstri, 20 katmanlı yığın kalınlığını 825 ila 900 mikrometre arasına çıkarmayı tartışıyor, bu da bakır bağlama teknolojisinin benimsenmesini tekrar erteleyecektir.

Mart ayı itibarıyla sektör içi kaynaklar, SK Hynix'in, Applied Materials ve Besi şirketlerinin ekipmanlarını birleştiren yaklaşık 20 milyar KRW (15 milyon ABD doları) değerindeki tek hat sistemi için ilk büyük ölçekli karışık bağlama siparişini verdiğini iddia etti. Counterpoint Research, bu teknolojinin HBM5'in 2029-2030 yılları civarında piyasaya sürülmesiyle tam HBM üretim aşamasına gireceğini tahmin ediyor.

SK Hynix'in rota planına göre, karışık bağlama teknolojisi şu anda 20 kat ve üzeri yığın yapıları için geliştirme aşamasındadır ve SK Hynix, bu teknolojinin hangi ürüne ilk uygulanacağına karar vermeyi beklemektedir. Bay Li, hangi nesil ürünün kullanılacağını açıklamadı ancak HBM4E dışlandıktan sonra HBM5, bu teknolojinin ilk uygulanacağı model olabilir. Bu teknoloji, oda sıcaklığında düzleştirilmiş bakır pedler ve oksit yüzeylerini birleştirir ve ardından bakırın katılaşma sürecindeki termal genleşmesini kullanarak bağlama oluşturur.

“Bu görünüşte basit süreç aslında çok zorlayıcıdır,” diye konuştu Lee. “Karışık bağlama için 16 kat hatta 20 kat gerekiyor; bu, tek katlı yığınlamadan tamamen farklıdır.” Mikro çıkıntıların tamamen kaldırılması, çekirdek çipinin 20 kat yüksekliğinde %24 kalınlaşmasını sağlar; MR-MUF ile aynı yükseklikteyken termal direnç yaklaşık %35 azalır ve çıkıntı aralığı (çip katı haritasına göre) 18 mikrometreden düşük olabilir, oysa MR-MUF şu anda 30 mikrometre aralık kullanmaktadır. HBM4 çıkıntı aralığında geleneksel mikro çıkıntılar hâlâ uygundur ve her JED EC Kalınlık sınırı artırıldığında, MR-MUF hâlâ uygulanabilirliğini koruyacak ve bir sonraki nesil ürünlere aktarılacaktır.

iHBM kavramı, ısıl iletken ve yalıtkan blokları, temel çipin çip arası PHY bölgesine (güç yoğunluğunun en yüksek olduğu sıcaklık noktaları) entegre ederek, 30%'den fazla termal direnç azalması sağlıyor.

Li, iHBM'yi Samsung'un Isı Yolu Bloğu (Heat Path Block) çözümüyle doğrudan karşılaştırdı. Samsung'un Isı Yolu Bloğu, ısıyı çip yığınından özel ısı iletme sütunları aracılığıyla dışarı aktarıyor; ancak Micron'un çip tabanı devre yeniden tasarımı, verimlilikte %20'nin üzerinde bir artış sağladığını iddia ediyor. Bu üç çözüm de üretici açıklamalarıdır ve ölçümleri farklı standartlara dayanmaktadır. SK Hynix ve Samsung'un tasarımları HBM5 için planlanmıştır, ancak 2028 yılına kadar üretime girmeyeceği tahmin ediliyor. Li, bu modüllerin D2D PHY çipleriyle birlikte paketin içinde yer alması nedeniyle, iHBM'nin zaten tasarlanmış bir çip neslinde uygulanamayacağını, bunun yerine müşterinin tasarımına göre optimize edilmesi gerektiğini belirtti. “Bu, yapabileceğimiz iyi bir seçenek, ancak zaten tasarladığımız çip nesline uygulayamayız.”

Soru-cevap bölümünde SemiAnalysis'in Tanj Bennett, daha yüksek bir yığınla belleğin çipin kendi veri aktarım hızını düşürdüğünü belirtti. DRAM, hücre düzeyinde çalışırken cm² başına yaklaşık 20 TB/s veri aktarım hızına sahiptir; ancak 20 katman yüksekliğindeki yığınların en yüksek veri aktarım hızı yaklaşık 4 TB/s'dir ve HBM'nin üretimi için gerekli kapasite, aynı spesifikasyona sahip DDR5 veya LPDDR'den çok daha yüksektir. "20 katman yüksekliğindeki bu belleğin ortalama hızı DDR5'ten daha yavaş hale gelir," dedi Bennett, "Neden HBM yığınlarının yüksekliğini kullanmak yerine, etrafına daha ucuz bellekler yerleştirmeyi düşünmüyoruz?"

Li, eğitim iş yüklerinin hem bant genişliği hem de kapasite gerektirdiğini belirtti ve çıkarım işleminin, anahtar-değer önbelleğini yüksek bant genişliğine sahip bellekte tutarken bazı işleri LPDDR belleğine yükleyerek her ikisini de dengede tutabileceğini ekledi. Bu ayırma tekniği, LPDDR5X ve HBM4'ü NVLink-C2C protokolüyle birleştirmek amacıyla özel olarak tasarlanan NVIDIA'nın Vera Rubin platformu gibi ürünlerde zaten uygulanmaktadır. Ayrıca, SK Hynix ile SanDisk'in ortak olarak geliştirdiği yüksek bant genişliğine sahip flash bellek standardı, bu katmanlama fikrini NAND flash belleğe genişletmektedir.

Lee, katmanlı çözüm hakkında, "Bu, gelecekte dikkate almamız gereken bir sorun." dedi. Ocak ayındaki raporlara göre, SK Hynix, Vera Rubin nesli HBM çiplerinin yaklaşık %70'ini aldı ve bu çiplerin tümü MR-MUF teknolojisini kullanacak. Lee, hangi ürünün MR-MUF teknolojisini ilk olarak benimseyeceğine dair şirketin bir karar vermediğini söyledi.

Sunumda Micron, yapay zekâ alanındaki gelişen bellek mimarilerini ele alacaktır. Micron, yüksek bant genişliğine sahip bellek ve ileri paketleme teknolojilerinin yapay zekâ sistem tasarımı için nasıl temel unsurlar olduğunu ayrıntılı olarak açıklayacaktır.

Micron, OpenAI'in hesaplama verimliliği önündeki teorileriyle başlayarak, belleğin dil modellerinin ölçeklenmesi için neden kritik olduğunu açıkladı. Micron, model boyutu, veri seti boyutu ve eğitim hesaplama miktarı arasında bir kuvvet yasası ilişkisi olduğunu belirtti ve dil modellerinin performansını artırmak için bu üç faktörün aynı anda ölçeklendirilmesi gerektiğini savundu. Bellek, bu üç unsuru birbirine bağlayan kilit kaynaktır.

Şimdi bellek darboğazından bahsedelim. Micron, AI akseleratörlerinin TFLOPS (kayan nokta işlem performansı) değerlerinin yaklaşık her iki yılda üç kat arttığını, ancak 2.5D ek belleklerin (örneğin HBM) bant genişliğinin her iki yılda iki katın altında arttığını belirtiyor. Bu giderek büyüyen fark, bellek teknolojisinin AI sistemlerinin performansını sınırlayan kritik bir faktör haline gelmesinin nedenidir.

Micron, HBM'yi hesaplama ve bellek arasındaki köprü olarak konumlandırdı ve HBM2e'den HBM5'e kadar olan nesillerde kapasite, bant genişliği ve verimliliğin sürekli arttığını takip etti. Y ekseni etiketlenmemiş bu teknik toplantıya dikkatle bakmalısınız.

Burada Micron, temel çip ve sekiz HBM4 bellek örneğinden oluşan 12.000 mm²’den fazla bir paket alanına sahip tipik bir GPU gösteriyor. Bu, 12 katman HBM4 bellek kullanıldığında bellek silikon alanının GPU çipinin kendi alanının 8 katından fazla olabileceğini gösteriyor. Bu gerçekten çok açık bir gösterim.

HBM, bellek bant genişliği sınırını artırarak bellek sınırlarının sınırını değiştirdi ve bellek yoğun AI iş yüklerinin bellek sınırına ulaşmadan daha hızlı çalışmasını sağladı.

Micron, HBM'nin ne olduğunu ve her HBM neslinin gelişimini ayrıntılı olarak anlatıyor. Ürün tablosu, HBM1'den HBM4'e kadar olan evrimi gösteriyor. Her HBM nesli, veri hızını, pseudo kanal sayısını ve yığın yüksekliğini artırarak daha yüksek bant genişliği ve daha büyük kapasite sunuyor.

HBM'nin kurulumu, standart olanla aynıdır EC C RDIMM farklı. Aşağıdaki şekil, HBM yığınlarının heterojen entegrasyon sistemlerinde GPU veya akseleratörlerle nasıl entegre edildiğini ve bağımsız soket modülü olarak değil, sistem seviyesi paket (SiP) şeklinde paketlendiğini göstermektedir. STH'nin birçok üyesi bu tasarımı daha önce görmüş olmalıdır.

Her DRAM çipinde birden fazla bağımsız kanal bulunur ve her kanal iki pseudo kanala sahiptir; HBM3E, her çipte 128 hücresel bölge taşırken, HBM4 bu sayıyı 256'ya çıkarır. Taban çip, ana bilgisayar ile DRAM yığını arasında yer alır; ana bilgisayar tarafında mikro-bump PHY, yığın tarafında ise 3D TSV PHY kullanılır ve bu iki taraf, HBM3E'deki 1K IO'dan HBM4'teki 2K IO'ya yükselen yüksek yoğunluklu noktadan-noktaya ara katmanla bağlanır.

Micron, şu anda performans ve kapasite arasındaki dengeyi gösteriyor. Ancak burada PCB alanı ile güç tüketimi arasındaki farkı gerçekten göstermiyor. Belki bu, daha sonraki slaytlarda gösterilecek?

Micron, bu hızın getirdiği çip maliyetini şimdi fark ediyor. Tasarım mimarisi, ileri paketleme ve üretim süreçlerinin karmaşıklığı gibi tüm maliyetler, DDR5 ile aynı HBM3E kapasitesini elde etmek için DDR5'in yaklaşık üç katı çip miktarına ihtiyaç duyulduğunu gösteriyor.

Micron, konuşmasında yapay zeka yeniliklerini destekleyen bellek parametreleri olarak performans, kapasite ve güç tüketimini özetledi.

Daha yüksek hızda I/O bağlantıları ve daha büyük ara katmanlar, daha hızlı I/O tasarımı, bellek için optimize edilmiş SERDES ve çip arası PHY ile birlikte, bağlantı tarafında ortak paketlenmiş optik cihazlar dahil olmak üzere SiP teknolojisini sürekli olarak ilerletmektedir. CoWoS-L ve CoWoS-R gibi teknolojilere dayalı daha büyük boyutlu SiP'ler ve cam alt tabakalar da paketleme teknolojisi gelişim yolunun bir parçasıdır.

Şimdi, çip paket etkileşimi ve RAS zorlukları dahil olmak üzere güvenilirlikten bahsedelim. Heterojen entegrasyonlu HBM cihazlarında, farklı malzemeler arasındaki termal genleşme katsayıları uyumsuzluğu termomekanik gerilimlere neden olur. Aslında, daha geniş bir bakış açısıyla, bu Cerebras'ın WSE uygulaması sırasında karşılaşılan en büyük zorluklardan biridir. EC C kapsama alanı iki katmanda düzenlenmiştir: İlk olarak HBM3, sistem düzeyinde her 256 bit erişimde 16 meta bit kullanılır; ikincisi, sembol tabanlı Reed-Solomon kodlamasıdır. EC C.

Isı kontrolü için DRAM çip aktivitesinin artması, yığın yüksekliğinin artırılması ve daha ileri çip tabanlı fonksiyonlar ısı üretimi artırmaktadır. Micron, bant genişliği ve kapasite genişletmesi için gerekli soğutma yeniliklerinin sıvı soğutma, karışık bağlama ve lehim ile yan kalıp iyileştirmeleri olduğunu belirtmektedir.

Kapsama trendi neredeyse sona eriyor.

Genel olarak, bu veriler, Micron'un yapay zeka alanında bellek mimarisinin gelişimine nasıl tepki verdiğini göstermektedir. Micron, HBM bant genişliğini ve kapasitesini artırmanın yanı sıra, bu kadar büyük kapasiteli belleği hesaplama birimlerinin yanına yerleştirmeyle ortaya çıkan paketleme, soğutma ve güvenilirlik maliyetleri arasında denge kurmaktadır.

HBM'nin nasıl bir seyir izleyeceğini düşünüyorsunuz?

Bu yazı, WeChat hesabından "Yarı iletken Endüstrisi İzleme" (ID: icbank) tarafından paylaşılmıştır, yazar: Editörler