Процесс A14 от TSMC нацелен на значительное сокращение размера ячейки SRAM
Производство полупроводников долгое время рассматривало масштабирование SRAM как критическую, но упрямую проблему. В течение более чем половины десятилетия логические транзисторы развивались, в то время как высокоплотная шеститранзисторная SRAM-ячейка, формирующая кэши на чипе, оставалась по размеру практически неизменной. Это дисбаланс вынудил разработчиков ЦП, ГПУ и ускорителей ИИ выделять всё большую долю дорогой площади кристалла на память. Предстоящая нода A14 от TSMC, запланированная на серийное производство в 2028 году, призвана прервать эту закономерность. Документы компании и недавние отраслевые отчёты указывают, что высокоплотная SRAM-ячейка снизится ниже 0,017 квадратных микрометров, что представляет собой снижение более чем на 19 процентов по сравнению с примерно 0,021 мкм² ячейкой, которая была стандартной с момента запуска процесса N5 в 2020 году.
Разработка будет подробно представлена на Международной встрече по электронным устройствам 2026 года в декабре в рамках платформы NanoFlex Pro. Предоставив первую значимую миниатюризацию высокоплотной SRAM-ячейки за восемь лет, а также прогнозируемые приросты скорости на 10–15 процентов или снижение потребления энергии на 25–30 процентов и примерно на 20 процентов более высокую общую плотность чипа по сравнению с N2, процесс A14 от TSMC восстанавливает баланс между масштабированием логики и кэша в момент, когда рабочие нагрузки ИИ и высокопроизводительных вычислений создают беспрецедентные требования к емкости и эффективности памяти на чипе.
Восьмилетнее использование фиксированных размеров SRAM вынудило ввести дорогостоящие компромиссы в дизайне на всех нодах
С момента внедрения N5 в 2020 году через варианты N3 и нынешнее поколение нанолистов N2 площадь бит-ячейки 6T SRAM TSMC оставалась примерно на уровне 0,021 мкм². Плотность логики продолжала улучшаться, однако ячейки памяти, хранящие часто используемые данные, не уменьшались пропорционально. В результате массивы кэша занимали всё большую долю общей площади кремния и стоимости ватера на последовательных технологических узлах. Конструкторы реагировали путём стекирования дополнительных кэш-кристаллов, перемещения более крупных кэшей последнего уровня на отдельные, более дешёвые чиплеты или принятия более высоких энергопотерь и задержек из-за увеличения трафика внешней памяти. Процессоры AMD X3D иллюстрируют один из таких подходов: дополнительная ёмкость L3 размещена на стекированном кристалле для преодоления ограничений плотности основного вычислительного кристалла.
Архитекторы GPU и команды по разработке ускорителей ИИ столкнулись с аналогичными ограничениями при попытке увеличить объемы встроенных буферов SRAM, снижающих зависимость от более медленной внешней памяти с высокой пропускной способностью. Стагнация не была абсолютной: плотность на уровне массива все еще немного выросла благодаря улучшенной организации битовых линий и размещению периферии на N2, но базовый размер ячейки остался неизменным. Долгий плато сделал любое реальное сокращение площади битовой ячейки стратегически важным. Сообщения из конца октября 2026 года подтверждают, что A14 наконец изменил показатель, нацелившись на ячейку размером менее 0,017 мкм² и тем самым вновь открыв путь для увеличения объема кэша в том же пространстве или для размещения того же объема кэша на меньшей площади кремния.
Точные цели по площади ячейки Bitcell подтверждают снижение более чем на 19 процентов по сравнению с долгосрочной базовой линией
Публичные раскрытия и аннотация IEDM помещают ячейку A14 высокоплотной ОЗУ ниже 0,017 мкм². По сравнению с эталоном 0,021 мкм², используемым с N5, снижение превышает 19 процентов; некоторые расчеты на основе верхней границы нового значения показывают теоретический прирост плотности на уровне ячейки, приближающийся к 23–24 процентам. TSMC приписывает улучшение в первую очередь масштабированию геометрических норм, а не полной архитектурной переработке шеститранзисторной ячейки. Компания также утверждает, что полученные SRAM-макросы достигнут самой высокой плотности, зафиксированной на сегодняшний день. Эти данные приведены в аннотации статьи, авторами которой являются Шиен-Ян Ву и Чих-Хао Чан, и которая запланирована к презентации 14 декабря 2026 года.
Независимые отчеты нескольких изданий в последние дни октября 2026 года последовательно цитируют одни и те же цифры и одно и то же сравнение с ячейкой эпохи N5. Важно различать опубликованную площадь битовой ячейки и эффективную плотность готового макроса памяти. Усилители чтения, декодеры, драйверы строк слов и тестовая схема занимают дополнительную площадь, поэтому чистое улучшение полезной плотности кэша будет ниже, чем чистое уменьшение размера ячейки. Тем не менее, направленное изменение после восьми лет стагнации является значительным для любого продукта, производительность которого ограничена емкостью памяти на кристалле.
Масштабирование кэша теперь так же сильно влияет на экономику кристалла, как и плотность транзисторов
Современные высокопроизводительные и ИИ-чипы выделяют всё большую долю своей площади под SRAM. Когда размер ячейки перестаёт уменьшаться, а логика продолжает уплотняться, относительная стоимость кэша растёт. Эта динамика уже привела к архитектурным решениям, таким как многочиповое стекирование кэша и иерархии памяти на основе чиплетов. Ячейка, которая на более чем 19 процентов меньше, меняет эту тенденцию. Команды разработчиков могут либо увеличить объём кэша в рамках фиксированного бюджета кристалла, либо освободить площадь для дополнительных вычислительных блоков, интерконнектов или специализированных ускорителей.
Для ускорителей обучения и вывода ИИ увеличение объема встроенного SRAM снижает частоту дорогостоящих обращений к внешней памяти, повышая как пропускную способность, так и энергоэффективность. Аналогичным образом мобильные и клиентские SoC выигрывают за счет увеличения объема L2 или L3 в пределах ограниченных по энергопотреблению габаритов. Экономическое влияние усиливается высокой стоимостью передовых вайферов. Даже небольшое сокращение площади кремния, необходимой для заданного размера кэша, увеличивает количество годных кристаллов на вайфере или позволяет применять более агрессивную сортировку. Наблюдатели отрасли отмечают, что это совпадает с постоянным ростом размеров моделей и интенсивности перемещения данных, что делает улучшение SRAM особенно актуальным для продуктов, которые поступят на рынок после 2028 года.
Full-Node PPA получает улучшения логики объединения вместе с новой плотностью SRAM
TSMC позиционирует A14 как полный переход на ноду по сравнению с N2. Официальные цели включают увеличение скорости на 10–15 процентов при той же мощности или снижение потребления энергии на 25–30 процентов при той же скорости, а также примерно 20-процентное увеличение общей плотности чипа. Показатель плотности обусловлен как инновациями в логических стандартных ячейках в рамках архитектуры NanoFlex Pro, так и уменьшением размера ячейки SRAM. В основу положены транзисторы с нанолистами второго поколения, усовершенствованные по сравнению с устройствами первого поколения, представленными на N2. Оптимизация высоты стандартных ячеек и высоты треков также способствует снижению площади. К платформе также относятся упаковочные функции: сквозные кремниевые переходы, расширенный слой перераспределения, поддерживающий шаг соединения SoIC 4,5 мкм, и конденсаторы с высокой производительностью металл-изолятор-металл.
Эти элементы предназначены для упрощения интеграции на уровне системы для продуктов с несколькими кристаллами. Сочетание достижений на уровне транзисторов, ячеек и упаковки TSMC описывает как полное улучшение узла по показателям мощности, производительности и площади. Ранние внутренние тестовые образцы уже продемонстрировали производительность устройств, приближающуюся к 90 процентам от целевого показателя, и выход годных 256 Мб SRAM, приближающийся к 90 процентам, согласно комментариям компании в ходе обсуждений результатов за中期 2026 года, которые были повторены в недавних отчетах.
Результаты пилотного этапа и вовлеченность клиентов указывают на стабильный прогресс к производству с учетом рисков
К середине 2026 года TSMC сообщила, что тестовые автомобили, похожие на продукт, на A14 достигли примерно 90 процентов целевой производительности устройства, а структуры SRAM объемом 256 Мб показали выход годных изделий на том же уровне. Вовлеченность клиентов как для смартфонов, так и для высокопроизводительных вычислительных приложений описана как активная, причем некоторые проектные работы продвигаются быстрее, чем ранее запланировано внутри компании. Пилотное производство уже запущено для проверки ноды и предоставления клиентам кремния для верификации дизайна. Рисковое производство запланировано на 2027 год, а массовое производство планируется на 2028 год.
В аннотации IEDM прямо указано, что технология остается на графике для этой даты выхода на объемное производство. Показатели выхода на этом этапе измеряются на относительно простых тестовых структурах, а не на полных продуктах для клиентов, поэтому потребуется дальнейшая доработка. Тем не менее, сообщаемые данные и отсутствие публичных сдвигов графика указывают на то, что программа разработки пока избежала серьезных технических препятствий. Планирование мощностей предполагает значительный запуск вайферов после масштабирования производства, при этом ожидается вклад нескольких заводов.
A14 превосходит конкурирующие ноды по показателям масштабирования SRAM
Процесс Intel 18A публично заявил о размере ячейки SRAM высокой плотности 0,021 мкм² — тот же показатель, который TSMC использует с N5, и плотности макроэлементов до 38,1 Мб/мм², сообщенной на более ранней конференции. Samsung не опубликовал сопоставимых данных по размеру ячейки для своих самых последних нод. Если ячейка A14 ниже 0,017 мкм² будет реализована в производстве, TSMC будет иметь явное численное преимущество по площади высокоплотной SRAM к 2028 году. Следующий нод Intel 14A позиционируется как конкурентоспособный по общей плотности, однако конкретные данные по ячейкам SRAM для этого процесса не были опубликованы.
Сравнение остается незавершенным до появления производственного кремния и полных макрохарактеристик, но направленное преимущество по опубликованному числу бит-ячеек очевидно. Заказчики фабрик, оценивающие долгосрочные дорожные карты для проектов с интенсивным использованием кэша, будут учитывать этот показатель вместе с производительностью, энергопотреблением, выходом годных и стоимостью. Разрыв в области SRAM, если он сохранится, может повлиять на решения для продуктов, требующих больших массивов памяти на кристалле.
Ускорители ИИ напрямую выиграют от увеличения емкости SRAM на чипе
Крупные языковые модели и другие рабочие нагрузки ИИ создают интенсивную нагрузку на пропускную способность и емкость памяти. Встроенная SRAM обеспечивает хранение с наименьшей задержкой и наименьшим энергопотреблением для активаций, весов и промежуточных результатов. Когда SRAM не может масштабироваться вместе с вычислениями, ускорители становятся более зависимыми от внешней HBM или DDR, что увеличивает как энергопотребление, так и задержку. Сокращение площади битовой ячейки более чем на 19 процентов позволяет дизайнерам либо увеличить бюджет SRAM в пределах того же контура кристалла, либо освободить площадь для дополнительных вычислительных блоков или более высокой пропускной способности интерконнектов.
Эффект мультипликативен: увеличение локальной памяти улучшает использование доступных арифметических блоков и снижает энергозатраты на операцию. Сама TSMC позиционирует A14 для HPC и AI-приложений, помимо мобильных SoC. Ранний интерес со стороны клиентов в этих сегментах уже отмечен. Практический результат будет зависеть от того, насколько эффективно масштабируются периферийные схемы, а также от напряжений и токов, требуемых производственными макросами, однако направление изменения размера ячейки соответствует потребностям рынка.
Макроплотность в конечном итоге зависит от масштабирования сопутствующей схемы вместе с битовой ячейкой
Меньший бит-ячейка — это лишь первый шаг. Полные SRAM-макросы содержат декодеры адресов, усилители чтения, драйверы записи, колоночные мультиплексоры и встроенную логику самотестирования. Эти периферийные блоки традиционно масштабировались медленнее, чем сам массив. TSMC заявляет, что масштабирование по геометрическим нормам позволяет достичь наивысшей плотности макросов на сегодняшний день, что предполагает одновременное улучшение вспомогательной схемотехники. Независимые комментарии отмечают, что снижение высоты бит-ячейки примерно на 16 процентов и оптимизированные периферийные структуры способствуют общему результату.
Дизайнеры должны по-прежнему проверять, может ли ячейка высокой плотности соответствовать требованиям ко времени доступа и напряжению для различных уровней кэша. Быстрые кэши L1 и L2 часто используют более крупные ячейки с более высоким током, чем самая плотная ячейка высокой плотности, указанная в научных статьях. Следовательно, опубликованное значение представляет собой верхнюю границу плотности, а не гарантию для каждого запоминающего устройства на чипе. Тем не менее, наличие значимо более компактного варианта ячейки высокой плотности расширяет пространство проектирования для блоков, критичных по емкости.
Элементы продвинутой упаковки расширяют возможности платформы A14 за пределы кристалла
Описание A14 NanoFlex Pro включает несколько функций упаковки и интеграции. Черезкремниевые переходы, инновационный слой перераспределения, поддерживающий шаг соединения SoIC 4,5 мкм, и высокопроизводительные MiM-конденсаторы перечислены как элементы, обеспечивающие масштабирование на уровне системы. Эти элементы способствуют более плотной сборке многокристальных модулей и улучшенной подаче или разделению питания в передовых упаковках. Для продуктов, которые уже объединяют вычислительные кристаллы с отдельными стеками кэша или HBM, более мелкий шаг соединения и улучшенные варианты межсоединений могут снизить задержку и увеличить пропускную способность между компонентами.
Первая версия A14 сохраняет традиционную подачу питания с передней стороны; более поздняя версия с питанием с задней стороны Super Power Rail ожидается примерно через год. Поэтому высокомощные настольные и серверные компоненты могут подождать версию с питанием с задней стороны, в то время как мобильные и низкопотребляющие решения могут сразу использовать начальную платформу. Дорожная карта упаковки подтверждает восприятие A14 как системной технологии, а не исключительно узла масштабирования транзисторов.
Четкие вехи простираются от текущей пилотной работы через 2027 год до объема 2028 года
A14 по-прежнему находится на этапе пилота и оценки клиентами. Промышленное производство запланировано на 2027 год, за которым последует массовое производство в 2028 году. Аннотация IEDM подтверждает цель массового производства. Внутренние тестовые результаты за середину 2026 года показали производительность устройства и выход годных SRAM на уровне около 90 процентов от целевого показателя, что вызывает уверенность в реалистичности графика. Некоторые рыночные комментарии предполагают возможное незначительное ускорение, однако TSMC официально не перенесла дату массового производства.
Строительство производственных мощностей и установка оборудования продолжаются в поддержку масштабирования, при этом ожидается, что мощность достигнет десятков тысяч вайферов в месяц после запуска производства. Многолетний период подготовки предоставляет клиентам время для завершения проектных работ, сертификации процесса и подготовки программного обеспечения и системной поддержки. Следовательно, продукты, созданные на базе A14, вряд ли появятся в крупных объемах до 2029 года, что предоставляет отрасли предсказуемый временной интервал для планирования с учетом новых параметров плотности и производительности.
Иерархии кэша будущих процессоров и графических процессоров могут расширяться без пропорционального роста площади кристалла
С появлением меньшей по размеру высокоплотной ячейки архитекторы могут пересмотреть баланс между L1, L2, L3 и специализированными буферными памятями. Большие кэши последнего уровня становятся более доступными с точки зрения площади кристалла, что потенциально снижает необходимость в агрессивном многочиповом стекировании исключительно по причинам увеличения емкости. Проекты GPU, которые уже выделяют значительную площадь под локальную память, могут увеличить размеры буферов или освободить транзисторы для добавления дополнительных потоковых мультипроцессоров. В итоге это обеспечивает большую гибкость в компромиссе между производительностью и стоимостью.
Поскольку вейферы A14 останутся дорогими, экономическая выгода будет наиболее очевидна в продуктах, которые ранее сталкивались с жесткими ограничениями по площади. Ранние пользователи в сегментах ИИ и высокой производительности, как ожидается, первыми воспользуются повышенной плотностью, за ними последует более широкое внедрение по мере зрелости процесса и снижения затрат. Восьмилетний разрыв между последним значимым уменьшением ячейки означает, что многие существующие методологии проектирования были построены вокруг статического размера ячейки; эти методологии теперь будут обновлены для использования новой базовой величины.
Реальные условия производства определят, насколько близко показатели кремния совпадут с цифрами на конференции
Данные конференции bitcell измерены на оптимизированных тестовых структурах в контролируемых условиях. Производственные макросы должны удовлетворять более широкому диапазону требований по напряжению, температуре и надежности при совместном существовании с логическими транзисторами и сложными межсоединениями. Схемы помощи, избыточность и функции повышения выхода добавляют площадь, которая не отражается в чистом размере ячейки. Ячейки с высоким током, используемые для кэшей, критичных по скорости, остаются больше, чем самые плотные высокоплотные ячейки. Стоимость вайфера будет высокой в первые годы ноды, поэтому абсолютная стоимость кэша может снижаться не так быстро, как растет плотность.
Эти оговорки являются стандартными для любой новой технологии процесса и не уменьшают значимости сообщённого уменьшения. Они просто задают ожидания, что полная выгода на уровне системы будет проявляться постепенно по мере совершенствования реализации командами по проектированию, поставщиками IP и инженерами процесса на фабриках. Наблюдение за реальными фотографиями кристаллов продуктов, раскрытием данных о плотности макроэлементов и комментариями клиентов после 2028 года обеспечит окончательную верификацию.
Сессия IEDM в декабре предоставит первое подробное техническое описание платформы
Статья под названием «A14 CMOS NanoFlex Pro Platform Technology with 2nd Gen. Nano-sheet and Full Node PPA Benefits for HPC/AI and Mobile SoC Applications» запланирована на послеобеденное время 14 декабря 2026 года. Авторы из TSMC представят результаты ячейки SRAM, утверждения по плотности, цели по производительности и энергопотреблению, а также сопутствующие функции упаковки. Конференционные статьи обычно содержат больше количественных данных, поперечных сечений процесса и электрических характеристик, чем краткое аннотирование, уже доступное публике.
Участники отрасли проанализируют соотношение измеренных и целевых показателей, вариабельность нового ячейки и любые упоминания о готовности к производству. Презентация также позволит провести прямое сравнение с одновременно представленными статьями других фабрик. До этой сессии доступная информация основывается на аннотации, заявлениях о дорожной карте компании и последовательных вторичных сообщениях с конца октября 2026 года. Таким образом, доклад на IEDM станет следующей важной публичной вехой в истории A14 SRAM.
ЧаВо
Каков точно сообщаемый размер высокоплотной SRAM-ячейки A14 и как он сравнивается с более ранними нодами?
Абстракт и вспомогательные отчеты TSMC указывают, что высокоплотный 6T SRAM-бит-ячейка будет иметь размер менее 0,017 мкм². Та же ячейка измерялась примерно в 0,021 мкм² в процессе N5, введенном в 2020 году, через N3E и N2. Следовательно, снижение площади превышает 19 процентов, что соответствует теоретическому увеличению более чем на 23 процента в количестве ячеек, которые могут поместиться в заданной площади кремния до учета накладных расходов на периферию.
Когда A14 достигнет серийного производства и когда могут появиться первые продукты?
Массовое производство запланировано на 2028 год. Пробное производство запланировано на 2027 год. Из-за типичной задержки между квалификацией процесса и завершением дизайна продукта массовые поставки продуктов, созданных на базе A14, не ожидаются раньше 2029 года.
Как соотносятся производительность и целевые показатели мощности A14 с N2?
При той же мощности A14, как ожидается, обеспечит на 10–15 процентов более высокую скорость. При той же скорости потребление энергии, как ожидается, снизится на 25–30 процентов. Общая плотность чипа, как ожидается, возрастет примерно на 20 процентов за счет совокупного эффекта масштабирования логики и SRAM.
Приводит ли меньший бит-ячейка автоматически к увеличению кэша на 19 процентов на готовом чипе?
Нет. Периферийные схемы, окружающие массив, декодеры, усилители считывания и связанная логика, занимают дополнительную площадь и могут масштабироваться не с той же скоростью. Следовательно, чистый прирост плотности макроэлементов будет ниже, чем снижение площади ячейки, хотя TSMC утверждает, что достигла наибольшей плотности макроэлементов на сегодняшний день.
Как сравнивается ячейка A14 SRAM с раскрытыми данными Intel?
Плотность ячейки Intel 18A составляет 0,021 мкм², что соответствует размеру, используемому TSMC с момента N5. Если ячейка A14 останется ниже 0,017 мкм² в производстве, TSMC сохранит численное преимущество по этому конкретному показателю в соответствующий период времени.
Почему масштабирование SRAM так долго отставало от масштабирования логики?
Шеститранзисторная ячейка чувствительна к вариациям процесса, утечкам и стабильности при низких напряжениях. Поддержание достаточных марж шума и возможности записи при дальнейшем уменьшении транзисторов оказалось сложнее, чем масштабирование чистых логических устройств, что привело к многолетнему плато, наблюдаемому после N5.
Отказ от ответственности: Данная общая информация о рынке, возможно, из сторонних, коммерческих или спонсорских источников, предоставлена исключительно в справочных и образовательных целях и не является финансовой или инвестиционной консультацией, предложением, запросом или гарантией. Мы отказываемся от ответственности за ее точность, полноту, надежность и любые возникшие потери. Инвестиции/торговля сопряжены с риском; прошлые результаты не гарантируют будущих. Пользователи должны проводить собственное исследование, принимать взвешенные решения и нести полную ответственность. Для получения дополнительной информации ознакомьтесь с Условиями использования и Раскрытием рисков KuCoin.
Отказ от ответственности: Эта страница была переведена для вашего удобства с использованием технологии искусственного интеллекта. Для получения наиболее точной информации обратитесь к оригинальной английской версии.