HBM4 Mendefinisikan Semula Peranti AI dengan Inovasi Peringkat Sistem

Seiring dengan permintaan yang terus meledak untuk latihan dan inferensi model AI besar, bottleneck prestasi cip daya komputasi telah berpindah dari unit pengiraan kepada lebar pita penyimpanan, menjadikan memori berlebar pita tinggi (HBM) sebagai kunci utama yang menghalang pengembangan peranti AI高端. Di Konvensi Teknologi Cip Tinggi Antarabangsa HotChips2026, dua pemimpin penyimpanan global, Samsung dan SK Hynix, secara bersama-sama mengungkapkan jalan evolusi teknologi HBM4 seterusnya, yang memecahkan logik pengembangan HBM yang telah lama digunakan dalam industri.

Berbeza dengan pendekatan lama yang hanya meningkatkan kadar DRAM dan bilangan lapisan tindihan, arsitektur HBM4 generasi baru beralih sepenuhnya kepada tiga arah inovasi: peningkatan proses logik Base Die, tindihan 3D dengan ikatan hibrid, dan pengemasan hibrid EMIB. Di belakang iterasi teknologi ini terdapat transformasi HBM dari peranti penyimpanan tunggal kepada sistem terpadu yang menggabungkan "penyimpanan + logik + pengemasan + IP + EDA".

Dalam kitaran pengembangan HBM3 dan HBM3E sebelum ini, logik peningkatan teknologi industri relatif tetap, dengan penekanan utama pada butiran penyimpanan DRAM itu sendiri, melalui peningkatan kadar penghantaran setiap butiran, penambahan bilangan lapisan susunan, dan pengoptimuman struktur sambungan mikro-bump, untuk mencapai peningkatan berterusan dalam lebar pita keseluruhan. Dalam sistem ini, Base Die bahagian bawah hanya berfungsi sebagai penukar isyarat ringkas, pembahagi kuasa, dan bantuan ujian, bertindak sebagai jambatan isyarat pasif. Struktur proses terus menggunakan proses terbitan penyimpanan yang matang, tanpa perlu iterasi besar-besaran, di mana halangan teknologi dan bottleneck kapasiti keseluruhan produk HBM sepenuhnya terletak pada peringkat pembuatan DRAM.

Namun, seiring dengan pertumbuhan eksponen dalam permintaan kekuatan komputasi AI, efek marjinal dari model iteratif tradisional berkurang dengan cepat. Dalam skenario bandwidth ultra-tinggi, hanya meningkatkan kecepatan DRAM akan membawa masalah serius seperti gangguan sinyal, lonjakan konsumsi daya, dan pergeseran timing; optimasi dua dimensi sudah tidak lagi sesuai untuk beban komputasi ultra-besar. Mengatasi titik nyeri industri ini, pada konferensi HotChips2026 kali ini, Samsung dan SK Hynix secara serentak memperkenalkan pendekatan teknis baru, menegaskan bahwa titik terobosan utama di era HBM4 bukan lagi pada chip memori, tetapi pada rekonstruksi sistemik Base Die di tingkat dasar.

Dua pengeluar utama telah membentuk jalan teknologi yang jelas berbeza. Dalam ucapan HotChips, Samsung mengungkap bahawa Base Die untuk produk HBM4/HBM4E menggunakan proses logik 4nm buatan sendiri, manakala CDie menggunakan nod 1cDRAM, dengan kadar pin mencapai 11.7Gbps dan boleh ditingkatkan hingga 13Gbps, memberikan bandwidth tunggal stack sehingga 3.3TB/s. Melalui kelebihan transistor berkepadatan tinggi pada proses logik, Base Die boleh mengintegrasikan sirkuit PHY berprestasi tinggi, modul koreksi isyarat, dan unit pengurusan kuasa, secara signifikan mengoptimumkan integriti isyarat berkelajuan tinggi serta menyelesaikan masalah ketidakteraturan masa dalam bandwidth ultra-tinggi. Sementara itu, dalam reka bentuk arkaitektur, Samsung secara jelas menurunkan sebahagian logik kawalan memori ke Base Die, secara efektif melepaskan ruang silikon di sisi GPU untuk memperluaskan unit pengiraan.

SK Hynix menggunakan model iteratif berdasarkan pembahagian tugas dan kerjasama, memilih bekerjasama dengan TSMC, di mana Base Die menggunakan proses logik 12nm TSMC. Berbanding arkaitektur logik sepenuhnya buatan sendiri Samsung, pendekatan SK Hynix lebih menekankan kestabilan pengeluaran berskala besar, dengan mengoptimumkan rangkaian kuasa dan struktur penghantaran haba Base Die untuk menyesuaikan keperluan pembuangan haba dan beban bagi arkaitektur tindihan super tinggi 12 lapis hingga 16 lapis. Penempatan perbezaan antara dua pendekatan ini bermakna arkaitektur logik dalaman Base Die HBM4 tidak lagi seragam; produk daripada pembekal yang berbeza membentuk perbezaan semula jadi dalam proses, prestasi, dan skenario penyesuaian, menambahkan kesukaran baharu kepada penyesuaian rantaian bekalan dan iterasi reka bentuk cip seterusnya.

Peralihan logik proses Base Die membawa faedah pelbagai. Proses logik membolehkan kepadatan transistor yang lebih tinggi, integriti isyarat dan kawalan kuasa litar PHY dioptimumkan, membolehkan ia menanggung lebar I/O 2048-bit yang telah digandakan selepas HBM4. Sementara itu, ruang cip yang berlebihan pada Base Die memberikan ruang peranti untuk pengiraan berdekatan memori, menjadikan HBM bukan sekadar bekas data, tetapi boleh menjalankan pemprosesan data ringkas di dalam memori, mengurangkan tekanan pengangkutan data dalam arsitektur von Neumann. Namun, kosnya juga ketara: HBM bukan lagi produk yang boleh diselesaikan sepenuhnya secara tertutup oleh pengilang memori. Kapasiti pengeluaran logik, kemampuan reka bentuk IP, dan simulasi kolaboratif lintas proses semuanya menjadi syarat pembatasan kepada pengeluaran HBM. Pengilang DRAM perlu bekerjasama secara mendalam dengan pengilang logik, masa kitar reka bentuk, pengesahan, dan penghantaran wafer diperpanjangkan, dan kerumitan rantaian bekalan meningkat dua kali ganda.

Sinyal penting lain yang dikeluarkan oleh HotChips2026 ialah jalan integrasi sistem HBM sedang bergerak menuju pelbagai pendekatan, CoWoS TSMC bukan lagi satu-satunya penyelesaian, skema penyatuan hibrid telah muncul, dan teknik ikatan dalaman bertingkat sedang berpindah ke ikatan hibrid dan susunan 3D.

SK Hynix mengesahkan dalam ucapan bahawa mereka sedang menilai teknologi EMIB silikon terbenam Intel untuk integrasi sistem 2.5D antara HBM4 dan cip pengiraan. Integrasi CoWoS tradisional bergantung pada lapisan silikon besar utuh untuk menghubungkan semua isyarat antara GPU dan HBM, yang menawarkan prestasi cemerlang, tetapi kos lapisan silikon tinggi, dan pengembangan kapasiti terhad oleh saiz retikulum fotolitografi, menyebabkan kapasiti CoWoS global terus mengalami kekurangan. Pelanggan terkemuka mengunci kapasiti terlebih dahulu, sementara pengilang lain perlu menunggu lama untuk mendapatkan jadual pengeluaran. EMIB meninggalkan lapisan silikon utuh dan hanya memasukkan jambatan silikon mikro di kawasan tempat cip berinteraksi, sementara papan organik menanggung sebahagian besar pemasangan laluan, dan jambatan silikon tempatan menangani penghantaran isyarat berketumpatan tinggi dan berkelajuan tinggi. Pendekatan ini boleh mengurangkan kos pembungkusan, melanggar had saiz retikulum, dan mencapai integrasi cip berbilang dalam skala yang lebih besar. TPU Google telah memasukkan EMIB ke dalam senarai pilihan untuk reka bentuk generasi seterusnya.

Namun, EMIB tidak bermaksud menggantikan CoWoS secara langsung. Jambatan silikon separa EMIB masih mengalami kehilangan isyarat dan integriti kuasa yang lebih tinggi berbanding medium silikon penuh dalam skenario isyarat kepadatan sangat tinggi. Posisi SK Hynix adalah menjadikan EMIB sebagai jalan tambahan penting, bukan penggantian sepenuhnya. Cip latihan高端 akan terus menggunakan CoWoS terlebih dahulu, manakala inferens menengah-tinggi dan akselerator berkuasa besar boleh menggunakan penyelesaian EMIB untuk meringankan tekanan kapasiti pembungkusan, membentuk situasi dua jalan selari.

Sementara itu, teknik ikatan di dalam tumpukan HBM, iaitu antara lapisan-lapisan DRAM Die, sedang berada dalam peralihan dari MRMUF kepada hybrid bonding. Pada peringkat ini, versi pengeluaran HBM4 masih secara majoriti menggunakan skema ikatan panas MRMUF dan TCNCF, yang bergantung kepada microbumps untuk sambungan antara lapisan. Namun, dengan peningkatan jumlah lapisan tumpukan kepada 16 lapisan, jarak, rintangan haba, dan penggunaan kuasa microbumps perlahan-lahan mencapai had fizikal. Hybrid bonding berbanding proses MRMUF tidak hanya meningkatkan ketebalan cip utama sebanyak 24%, tetapi juga mengurangkan jarak TSV kepada kurang daripada 18 mikrometer, serta secara signifikan mengurangkan rintangan haba sebanyak 35% apabila menambahkan jumlah lapisan tumpukan. Teknologi ini dijangka pertama kali diterapkan pada HBM5, untuk tumpukan ultra-tinggi 16 hingga 20 lapisan ke atas.

Namun, ikatan campuran masih berada dalam fasa pengesahan kuantiti kecil, dengan cabaran dalam kawalan kadar kejayaan, kos peralatan, dan pengurusan wafer nipis. Ia tidak akan diadopsi secara besar-besaran pada 2026; industri secara umum mengharapkan ikatan campuran akan mencapai pelaksanaan berskala besar pada generasi HBM4E yang diperbaharui dan generasi HBM5 pada tahun 2027 hingga 2028.

Ini juga menciptakan bentuk transisi teknologi yang sangat khusus dalam industri HBM semasa ini: produk HBM4 generasi baru, integrasi sistem luar telah memulakan eksplorasi pelbagai untuk pakej heterogen EMIB, untuk meringankan tekanan kapasiti pakej high-end; sementara itu, tumpukan DRAM dalaman masih mengekalkan proses panas tekan MRMUF yang matang untuk menjamin kestabilan pengeluaran berskala besar, dengan hanya melakukan penyelidikan awal untuk pengikatan hibrid. Pelbagai jalan teknologi dipromosikan serentak, dengan proses lama dan baru wujud bersama-sama, yang secara besar-besaran meningkatkan ketidakpastian dalam pemilihan teknologi HBM4 pada peringkat ini.

Selain itu, pengurusan haba secara rasmi menjadi titik kunci yang tidak boleh dielakkan dalam HBM bertingkat tinggi. Arsitektur bertingkat 16 menyebabkan beban haba keseluruhan HBM meningkat secara besar-besaran, dan akumulasi haba akan secara langsung menyebabkan penurunan frekuensi bandwidth dan ketidakmampuan untuk mencapai prestasi penuh. Mengatasi masalah ini, dua pembuat telah mengeluarkan penyelesaian yang berbeza: SK Hynix memperkenalkan solusi IHBM dengan komponen penghantar haba dalaman, dengan memasukkan komponen sejuk yang mempunyai konduktiviti haba tinggi dan insulasi elektrik di kawasan D2D PHY HBM, membina laluan penyejukan khas yang mampu mengurangkan rintangan haba sebanyak lebih 30%, serta meningkatkan kestabilan sistem; sementara itu, Samsung merancang reka bentuk saluran penyejukan tembaga untuk produk HBM5 jangka panjang, menyelesaikan masalah penyejukan bertingkat tinggi dari segi struktur peranti keras. Jelas bahawa had prestasi produk HBM bertingkat tinggi di masa depan tidak lagi ditentukan semata-mata oleh parameter bandwidth dan kelajuan, tetapi secara langsung ditentukan oleh kemampuan pengurusan haba.

Sekarang, rintangan utama HBM4 bukan hanya pembuatan dan pembungkusan, tetapi telah meluas kepada dua aspek kekuatan lembut: IP berkelajuan tinggi dan rantai alat EDA heterogen, menjadi titik paling mudah diabaikan tetapi paling kritikal dalam industri semasa. Dengan kelajuan antaramuka HBM4 melepasi 9Gbps dan lebar IO digandakan, kekompleksan reka bentuk PHY berkelajuan tinggi dan IP antaramuka SerDes meningkat secara eksponen.

IP berkelajuan tinggi bukan hanya rekabentuk litar mudah, ia memerlukan penyesuaian mendalam terhadap ciri-ciri pek DRAM, arsitektur logik Base Die, dan struktur penyaluran paking, serta pengujian simulasi bersama untuk integriti isyarat dan integriti kuasa. Sumber IP berkelajuan tinggi HBM4 yang matang dan siap untuk pengeluaran berskala besar di seluruh dunia sangat terkonsentrasi; beberapa pembuat luar negara terkemuka yang memiliki pengalaman bertahun-tahun dalam proses pelancaran chip menguasai pasaran IP untuk chip komputasi utama. Bagi perusahaan rekabentuk komputasi berskala kecil dan menengah serta pembekal rangkaian baru, jika tidak dapat memperoleh IP berkelajuan tinggi yang matang, mereka tidak dapat menyesuaikan diri dengan arsitektur HBM4, yang secara langsung membentuk rintangan masuk industri yang ketat.

Sementara itu, kelemahan dalam rantai alat EDA heterogen 3D semakin memperbesar kesukaran pelaksanaan HBM4. HBM4 merupakan sistem heterogen integrasi pelbagai proses dan pelbagai chip, di mana dasar logik, tumpukan penyimpanan, dan pengepakan silikon bridge/interposer masing-masing termasuk dalam sistem proses yang berbeza; alat EDA tradisional dua dimensi terpisah tidak mampu melakukan simulasi kolaboratif merentasi chip dan merentasi proses. Dalam skenario tumpukan tiga dimensi, kesan elektrik, terma, dan mekanik saling berpasangan; sebarang penyimpangan dalam simulasi pada satu peringkat sahaja akan menyebabkan kegagalan konvergensi reka bentuk keseluruhan.

Proses reka bentuk utama dalam industri semasa mengalami masalah pemisahan yang jelas: reka bentuk logik depan, pelaksanaan fizikal tengah, dan pengepakan data simulasi belakang tidak boleh saling berkomunikasi atau digunakan semula, menyebabkan kos iterasi yang sangat tinggi. HotChips2026 secara jelas menunjukkan bahawa pelaksanaan berskala HBM4 sangat bergantung kepada rantai alat reka bentuk 3DIC terpadu yang mampu menghubungkan keseluruhan proses—reka bentuk, proses, pengepakan, dan simulasi pelbagai fizikal. Kemampuan penyesuaian alat EDA dan kekompatiban penyesuaian IP berkelajuan tinggi secara langsung menentukan kadar hasil dan had prestasi pengeluaran HBM4, serta merupakan halangan teknikal utama yang sukar dilalui oleh pembuat kecil dan sederhana pada peringkat ini.

Secara keseluruhan, konvensyen ini menggambarkan dengan jelas lintasan evolusi baru bagi industri HBM: meninggalkan model pengulangan peranti tunggal tradisional, dan memasuki era persaingan sistem di mana arsitektur, pembungkusan, proses, serta ekosistem perisian dan peranti meningkat secara serentak. Garis teknologi yang berbeza antara Samsung dan SK Hynix telah memecahkan struktur standardisasi yang telah lama berlaku dalam industri; kehadiran bersama jangka panjang antara proses lama dan baru, pengelasan teknologi berdasarkan skenario, serta penentuan kejayaan melalui kemampuan sistem akan menjadi norma utama dalam persaingan HBM dalam 2-3 tahun ke depan, serta menulis semula peraturan persaingan dalam industri penyimpanan AI.

Artikel ini berasal daripada akaun微信公众号 "Semiconductor Industry纵横" (ID: ICViews), penulis: Zi Hao