Proses A14 TSMC Bertujuan untuk Mengurangi Ukuran Sel SRAM Secara Signifikan
Manufaktur semikonduktor telah lama memperlakukan skala SRAM sebagai tantangan kritis namun sulit. Selama lebih dari setengah dekade, transistor logika mengalami kemajuan, sementara bitcell SRAM enam-transistor berkepadatan tinggi yang membentuk cache on-chip tetap berukuran hampir sama. Ketidakseimbangan itu memaksa para perancang CPU, GPU, dan akselerator AI untuk mengalokasikan fraksi yang semakin besar dari area die yang mahal untuk memori. Node A14 mendatang dari TSMC, yang dijadwalkan untuk produksi massal pada 2028, diposisikan untuk mengakhiri pola ini. Dokumen perusahaan dan laporan industri terbaru menunjukkan bahwa sel SRAM berkepadatan tinggi akan turun di bawah 0,017 mikrometer persegi, mewakili pengurangan lebih dari 19 persen dari sel sekitar 0,021 µm² yang telah menjadi standar sejak proses N5 mulai diproduksi pada 2020.
Perkembangan ini akan dijelaskan secara rinci pada International Electron Devices Meeting 2026 pada bulan Desember di bawah platform NanoFlex Pro. Dengan menyediakan penyusutan sel SRAM padat pertama yang bermakna dalam delapan tahun, bersama dengan peningkatan kecepatan yang diproyeksikan sebesar 10–15 persen atau pengurangan daya sebesar 25–30 persen, serta kepadatan chip keseluruhan sekitar 20 persen lebih tinggi dibandingkan N2, proses A14 TSMC memulihkan keseimbangan antara penskalaan logika dan cache pada saat beban kerja AI dan komputasi berkinerja tinggi menuntut kapasitas dan efisiensi memori on-chip yang belum pernah terjadi sebelumnya.
Delapan Tahun Dimensi SRAM Tetap Memaksa Kompromi Desain Mahal di Seluruh Node
Dari peluncuran N5 pada 2020 melalui varian N3 dan generasi nanosheet N2 saat ini, area bitcell SRAM 6T berkepadatan tinggi TSMC tetap terkunci di sekitar 0,021 µm². Kepadatan logika terus meningkat, namun sel memori yang menyimpan data yang sering diakses tidak menyusut secara proporsional. Akibatnya, array cache mengonsumsi porsi yang terus meningkat dari total area silikon dan biaya wafer pada node proses berturut-turut. Para perancang merespons dengan menumpuk die cache tambahan, memindahkan cache tingkat terakhir yang lebih besar ke chiplet terpisah yang lebih murah, atau menerima penalti daya dan latensi yang lebih tinggi akibat peningkatan lalu lintas memori di luar chip. Prosesor AMD X3D menggambarkan salah satu respons tersebut: kapasitas L3 tambahan ditempatkan pada die yang ditumpuk untuk mengatasi keterbatasan kepadatan dari die komputasi utama.
Arsitek GPU dan tim akselerator AI menghadapi kendala serupa saat mencoba memperbesar buffer SRAM on-chip yang mengurangi ketergantungan pada memori bandwidth tinggi eksternal yang lebih lambat. Stagnasi ini tidak mutlak, kepadatan tingkat array tetap meningkat sedikit melalui organisasi bitline dan tata letak perifer yang lebih baik pada N2, tetapi ukuran sel dasar tetap tidak berubah. Dataran panjang itu membuat setiap pengurangan nyata dalam area bitcell menjadi penting secara strategis. Laporan dari akhir Oktober 2026 mengonfirmasi bahwa A14 akhirnya mengubah angka tersebut, menargetkan sel yang lebih kecil dari 0,017 µm² dan dengan demikian membuka kembali jalan untuk lebih banyak cache dalam jejak yang sama atau cache yang sama dalam silikon yang lebih sedikit.
Target Area Area Bitcell yang Tepat Mengonfirmasi Pengurangan Lebih dari 19 Persen dari Baseline yang Sudah Lama
Pengungkapan publik dan abstrak IEDM menempatkan sel SRAM kepadatan tinggi A14 di bawah 0,017 µm². Dibandingkan dengan referensi 0,021 µm² yang digunakan sejak N5, penurunan melebihi 19 persen; beberapa perhitungan berdasarkan batas atas angka baru menunjukkan peningkatan kepadatan tingkat sel teoretis mendekati 23–24 persen. TSMC mengaitkan peningkatan ini terutama pada penskalaan aturan dimensi daripada desain arsitektur lengkap sel enam transistor itu sendiri. Perusahaan juga menyatakan bahwa makro SRAM yang dihasilkan akan mencapai kepadatan tertinggi yang pernah dilaporkan hingga kini. Angka-angka ini muncul dalam abstrak makalah yang ditulis oleh Shien-Yang Wu dan Chih-Hao Chang dan dijadwalkan untuk disajikan pada 14 Desember 2026.
Laporan independen dari beberapa media pada akhir Oktober 2026 secara konsisten mengutip angka yang sama dan perbandingan yang sama dengan sel N5-era. Penting untuk membedakan luas bitcell yang dipublikasikan dari kepadatan efektif dari makro memori yang selesai. Penguat sensor, decoder, driver garis kata, dan sirkuit pengujian menempati area tambahan, sehingga peningkatan bersih dalam kepadatan cache yang dapat digunakan akan lebih rendah daripada penyusutan sel mentah. Meskipun demikian, perubahan arah setelah delapan tahun stagnasi sangat signifikan untuk produk apa pun yang kinerjanya dibatasi oleh kapasitas memori on-chip.
Penskalaan cache sekarang memengaruhi ekonomi die sekuat kepadatan transistor itu sendiri
Chip kinerja tinggi modern dan AI mengalokasikan sebagian besar dan terus meningkat dari area mereka untuk SRAM. Ketika ukuran sel berhenti menyusut sementara logika terus menjadi lebih padat, biaya relatif cache meningkat. Dinamika ini sudah mendorong keputusan arsitektural seperti stacking cache multi-die dan hierarki memori berbasis chiplet. Sel yang 19 persen lebih kecil membalikkan tren ini. Tim desain dapat memperluas kapasitas cache dalam anggaran die yang tetap atau melepaskan area untuk tambahan komputasi, interkoneksi, atau akselerator khusus.
Untuk akselerator pelatihan dan inferensi AI, SRAM on-chip yang lebih besar mengurangi frekuensi perjalanan mahal ke memori eksternal, meningkatkan baik throughput maupun efisiensi energi. SoC seluler dan klien juga mendapat manfaat serupa dengan memadatkan lebih banyak kapasitas L2 atau L3 ke dalam bentuk yang terbatas daya. Dampak ekonominya diperkuat oleh biaya tinggi wafer mutakhir. Bahkan pengurangan kecil pada area silikon yang dibutuhkan untuk ukuran cache tertentu meningkatkan jumlah die yang baik per wafer atau memungkinkan pengebinan yang lebih agresif. Pengamat industri mencatat bahwa waktu ini bersamaan dengan pertumbuhan berkelanjutan dalam ukuran model dan intensitas perpindahan data, sehingga peningkatan SRAM ini sangat relevan untuk produk yang akan memasuki pasar setelah 2028.
Full-Node PPA mendapat peningkatan logika kombinasi bersama dengan kepadatan SRAM baru
TSMC memposisikan A14 sebagai transisi node lengkap dibandingkan N2. Target resmi mencakup peningkatan kecepatan 10–15 persen pada daya yang sama atau pengurangan daya 25–30 persen pada kecepatan yang sama, bersama dengan kenaikan sekitar 20 persen dalam chip density. Angka densitas didorong oleh inovasi standar-cell logika di bawah arsitektur NanoFlex Pro dan penyusutan sel SRAM. Transistor nanosheet generasi kedua membentuk fondasi, disempurnakan dari perangkat generasi pertama yang diperkenalkan pada N2. Optimasi tinggi standar-cell dan tinggi track juga berkontribusi terhadap pengurangan area. Fitur terkait packaging juga merupakan bagian dari platform ini: through-silicon vias, lapisan redistribusi canggih yang mendukung pitch bond SoIC 4,5 µm, dan kapasitor metal-insulator-metal berkinerja tinggi.
Elemen-elemen ini dimaksudkan untuk mempermudah integrasi tingkat sistem untuk produk multi-die. Kombinasi kemajuan tingkat transistor, tingkat sel, dan pengemasan adalah apa yang TSMC gambarkan sebagai peningkatan daya-kinerja-area pada node penuh. Kendaraan uji internal awal telah menunjukkan kinerja perangkat mendekati 90 persen dari target dan hasil SRAM 256 Mb mendekati 90 persen, menurut komentar perusahaan dalam diskusi pendapatan pertengahan 2026 yang telah diulangi dalam pelaporan terbaru.
Hasil Tahap Pilot dan Keterlibatan Pelanggan Menunjukkan Kemajuan Stabil Menuju Produksi Risiko
Pada pertengahan 2026, TSMC melaporkan bahwa kendaraan uji sejenis produk pada A14 telah mencapai sekitar 90 persen dari kinerja perangkat yang ditargetkan, dan struktur SRAM 256 Mb menunjukkan hasil produksi yang mendekati tingkat yang sama. Keterlibatan pelanggan untuk aplikasi smartphone dan komputasi berkinerja tinggi digambarkan aktif, dengan beberapa pekerjaan desain yang berjalan lebih cepat dari jadwal internal sebelumnya. Kegiatan produksi pilot sedang berlangsung untuk memvalidasi node dan memberikan silikon kepada pelanggan untuk verifikasi desain. Produksi risiko dijadwalkan pada 2027, dengan produksi volume tinggi ditargetkan untuk 2028.
Abstrak IEDM secara eksplisit menyatakan bahwa teknologi ini tetap sesuai jadwal untuk tanggal produksi massal tersebut. Angka hasil pada tahap ini diukur pada struktur uji yang relatif sederhana daripada produk pelanggan penuh, sehingga diperlukan pematangan lebih lanjut. Namun demikian, angka yang dilaporkan dan tidak adanya keterlambatan jadwal publik menunjukkan bahwa program pengembangan ini belum mengalami hambatan teknis besar sejauh ini. Perencanaan kapasitas menunjukkan peningkatan signifikan dalam jumlah wafer yang diproduksi setelah volume meningkat, dengan diperkirakan beberapa pabrik akan berkontribusi.
A14 Melampaui Node Saing dalam Metrik Skalabilitas SRAM
Proses 18A Intel telah mengungkapkan ukuran sel SRAM kepadatan tinggi sebesar 0,021 µm², angka yang sama yang digunakan TSMC sejak N5, dan kepadatan makro hingga 38,1 Mb/mm² yang dilaporkan pada konferensi sebelumnya. Samsung belum merilis data ukuran sel sebanding untuk node terbaru mereka. Jika sel A14 di bawah 0,017 µm² direalisasikan dalam produksi, TSMC akan memegang keunggulan numerik yang jelas dalam area SRAM kepadatan tinggi pada periode 2028. Node 14A berikutnya Intel diposisikan sebagai kompetitif dalam kepadatan keseluruhan, namun angka sel SRAM spesifik untuk proses tersebut belum dipublikasikan.
Perbandingan tetap belum lengkap hingga silicon produksi dan karakterisasi makro penuh tersedia, tetapi keunggulan arah dalam jumlah bitcell yang dipublikasikan jelas. Pelanggan pabrik yang mengevaluasi peta jalan jangka panjang untuk desain yang padat cache akan mempertimbangkan metrik ini bersama dengan kinerja, daya, hasil, dan biaya. Kesenjangan SRAM, jika berlanjut, dapat memengaruhi keputusan untuk produk yang memerlukan array memori on-chip besar.
AI Accelerators Berpotensi Mendapat Manfaat Langsung dari Kapasitas SRAM Pada Chip yang Lebih Tinggi
Model bahasa besar dan beban AI lainnya menghasilkan tekanan intensif pada bandwidth dan kapasitas memori. SRAM on-chip menyediakan penyimpanan dengan latensi terendah dan konsumsi energi terendah untuk aktivasi, bobot, dan hasil sementara. Ketika SRAM tersebut tidak dapat diskalakan seiring dengan komputasi, akselerator menjadi lebih bergantung pada HBM atau DDR eksternal, yang meningkatkan daya dan latensi. Pengurangan lebih dari 19 persen pada area bitcell memungkinkan desainer untuk memperbesar anggaran SRAM dalam outline die yang sama atau merebut kembali area untuk unit komputasi tambahan atau bandwidth interkoneksi yang lebih tinggi.
Efeknya bersifat multiplikatif: lebih banyak memori lokal meningkatkan pemanfaatan unit aritmetik yang tersedia dan mengurangi biaya energi per operasi. Pesan TSMC sendiri menempatkan A14 untuk aplikasi HPC dan AI selain SoC seluler. Minat pelanggan awal di segmen-segmen tersebut telah dicatat. Hasil praktisnya akan bergantung pada seberapa efisien sirkuit periferal diskalakan dan pada tegangan serta arus yang dibutuhkan oleh makro produksi, namun arah perubahan ukuran sel selaras dengan kebutuhan pasar.
Kepadatan makro pada akhirnya bergantung pada penskalaan sirkuit pendukung bersamaan dengan bitcell
Bitcell yang lebih kecil hanyalah langkah pertama. Makro SRAM lengkap mencakup decoder alamat, sense amplifier, write driver, column multiplexer, dan logika self-test bawaan. Blok-blok periferi ini secara historis berkembang lebih lambat daripada array itu sendiri. TSMC menyatakan bahwa penskalaan aturan dasar dimensi memungkinkan kepadatan makro tertinggi yang dilaporkan hingga saat ini, yang menyiratkan peningkatan bersamaan pada sirkuit pendukung. Komentar independen mencatat bahwa pengurangan tinggi bit-cell sekitar 16 persen dan tata letak periferi yang dioptimalkan berkontribusi terhadap hasil keseluruhan.
Desainer masih harus memverifikasi bahwa sel densitas tinggi dapat memenuhi persyaratan waktu akses dan tegangan untuk berbagai tingkat cache. Cache L1 dan L2 yang cepat sering menggunakan sel yang lebih besar dan berarus lebih tinggi daripada sel densitas tinggi terpadat yang disebutkan dalam makalah teknologi. Angka yang dipublikasikan oleh karena itu mewakili batas atas densitas, bukan jaminan untuk setiap instance memori di chip. Namun, ketersediaan opsi sel densitas tinggi yang secara signifikan lebih kecil memperluas ruang desain untuk blok-blok yang kritis terhadap kapasitas.
Elemen Pengepakan Lanjutan Memperluas Jangkauan Platform A14 Melewati Die
Deskripsi A14 NanoFlex Pro mencakup beberapa fitur pengemasan dan integrasi. Through-silicon vias, lapisan redistribusi inovatif yang mendukung pitch ikatan SoIC 4,5 µm, dan kapasitor MiM berkinerja tinggi tercantum sebagai pendorong untuk penskalaan tingkat sistem. Elemen-elemen ini memfasilitasi perakitan multi-die yang lebih rapat serta peningkatan pengiriman daya atau decoupling dalam paket canggih. Untuk produk yang sudah menggabungkan die komputasi dengan cache terpisah atau tumpukan HBM, pitch ikatan yang lebih halus dan opsi interkoneksi yang ditingkatkan dapat mengurangi latensi dan meningkatkan bandwidth antar komponen.
Versi pertama A14 mempertahankan pengiriman daya sisi depan konvensional; varian belakang-daya Super Power Rail yang lebih lanjut diharapkan muncul sekitar satu tahun kemudian. Komponen desktop dan pusat data berdaya tinggi mungkin menunggu revisi belakang-daya, sementara desain seluler dan berdaya lebih rendah dapat mengadopsi platform awal. Peta jalan pengemasan memperkuat pandangan bahwa A14 sebagai teknologi sistem daripada sekadar node penskalaan transistor.
Milestone yang jelas membentang dari pekerjaan pilot saat ini hingga produksi risiko tahun 2027 hingga volume tahun 2028
A14 masih berada dalam tahap pilot dan evaluasi pelanggan. Produksi risiko direncanakan pada 2027, diikuti oleh produksi massal pada 2028. Abstrak IEDM mengonfirmasi target produksi massal. Hasil pengujian internal pada pertengahan 2026 menunjukkan kinerja perangkat dan hasil SRAM mendekati 90 persen dari target, memberikan keyakinan bahwa jadwal tersebut realistis. Beberapa komentar pasar telah berspekulasi tentang kemungkinan percepatan ringan, namun TSMC belum secara resmi memajukan tanggal produksi skala besar.
Konstruksi fab dan pemasangan peralatan terus berlanjut untuk mendukung peningkatan kapasitas, dengan perkiraan kapasitas mencapai puluhan ribu wafer per bulan setelah produksi berjalan. Jalur waktu bertahun-tahun memberikan waktu kepada pelanggan untuk menyelesaikan pekerjaan desain, mengkualifikasi proses, dan menyiapkan enablers perangkat lunak dan sistem. Oleh karena itu, produk yang dibangun di atas A14 kemungkinan besar tidak akan muncul dalam volume sebelum 2029, memberikan industri jendela yang dapat diprediksi untuk merencanakan densitas dan batasan kinerja baru.
Hierarki Cache Masa Depan di CPU dan GPU Dapat Berkembang Tanpa Pertumbuhan Die yang Proporsional
Dengan sel kepadatan tinggi yang lebih kecil tersedia, arsitek dapat mempertimbangkan kembali keseimbangan antara memori L1, L2, L3, dan memori scratchpad khusus. Cache tingkat terakhir yang lebih besar menjadi lebih terjangkau dalam hal luas silikon, berpotensi mengurangi kebutuhan akan stacking multi-die agresif semata-mata karena alasan kapasitas. Desain GPU yang sudah mengalokasikan luas signifikan untuk memori lokal dapat meningkatkan ukuran buffer atau melepaskan transistor untuk menambah streaming multiprocessor tambahan. Efek bersihnya adalah fleksibilitas yang lebih besar dalam perdagangan antara kinerja dan biaya.
Karena wafer A14 akan tetap mahal, manfaat ekonomi akan paling jelas muncul pada produk yang sebelumnya mencapai batas area yang ketat. Pengguna awal di segmen AI dan kinerja tinggi diharapkan memanfaatkan kepadatan tambahan terlebih dahulu, diikuti oleh adopsi yang lebih luas seiring pematangan proses dan penurunan biaya. Jeda delapan tahun sejak penyusutan sel terakhir yang bermakna berarti banyak metodologi desain yang ada dibangun di sekitar ukuran sel statis; metodologi tersebut sekarang akan diperbarui untuk memanfaatkan baseline baru.
Kenyataan produksi akan menentukan seberapa dekat Silicon mencocokkan angka konferensi
Angka bitcell konferensi diukur pada struktur uji yang dioptimalkan dalam kondisi terkendali. Makro produksi harus memenuhi berbagai persyaratan tegangan, suhu, dan keandalan yang lebih luas sambil berdampingan dengan transistor logika dan interkoneksi kompleks. Sirkuit bantuan, redudansi, dan fitur peningkatan hasil menambah area yang tidak tercermin dalam ukuran sel murni. Sel arus tinggi yang digunakan untuk cache kritis kecepatan tetap lebih besar daripada sel padat paling padat. Biaya wafer akan tinggi pada tahun-tahun awal node, sehingga biaya absolut cache mungkin tidak turun secepat kenaikan kepadatan.
Keterbatasan-keterbatasan ini bersifat standar untuk setiap teknologi proses baru dan tidak mengurangi pentingnya pelaporan pengurangan ukuran. Mereka hanya menetapkan harapan bahwa manfaat penuh pada tingkat sistem akan muncul secara bertahap seiring penyempurnaan implementasi oleh tim desain, penyedia IP, dan insinyur proses foundry. Pemantauan terhadap foto die produk nyata, pengungkapan kepadatan makro, dan komentar pelanggan setelah tahun 2028 akan memberikan verifikasi terakhir.
Sesi Desember IEDM Akan Menyediakan Deskripsi Teknis Detail Pertama tentang Platform
Makalah berjudul “A14 CMOS NanoFlex Pro Platform Technology with 2nd Gen. Nano-sheet and Full Node PPA Benefits for HPC/AI and Mobile SoC Applications” dijadwalkan pada siang hari tanggal 14 Desember 2026. Para penulis dari TSMC akan mempresentasikan hasil sel SRAM, klaim kepadatan, target kinerja dan daya, serta fitur pendukung pengemasan. Makalah konferensi biasanya berisi lebih banyak data kuantitatif, potongan proses, dan karakterisasi listrik dibandingkan abstrak singkat yang sudah dipublikasikan.
Peserta industri akan memeriksa angka yang diukur dibandingkan yang ditargetkan, variabilitas sel baru, dan setiap pembahasan mengenai kesiapan produksi. Presentasi ini juga akan memungkinkan perbandingan langsung dengan makalah simultan dari foundry lain. Hingga sesi tersebut, informasi yang tersedia hanya berdasarkan abstrak, pernyataan peta jalan perusahaan, dan pelaporan sekunder konsisten dari akhir Oktober 2026. Pembicaraan IEDM oleh karena itu merupakan titik periksa publik berikutnya untuk kisah A14 SRAM.
Pertanyaan yang Sering Diajukan
Berapa ukuran sel SRAM padat A14 yang dilaporkan dan bagaimana perbandingannya dengan node sebelumnya?
Abstrak dan laporan pendukung TSMC menyatakan bahwa bitcell SRAM 6T berkepadatan tinggi akan berukuran kurang dari 0,017 µm². Sel yang sama telah diukur sekitar 0,021 µm² dari proses N5 yang diperkenalkan pada 2020 hingga N3E dan N2. Pengurangan ini oleh karena itu melebihi 19 persen dalam area, yang sesuai dengan peningkatan teoretis lebih dari 23 persen dalam jumlah sel yang dapat muat di area silikon tertentu sebelum mempertimbangkan overhead periferal.
Kapan A14 akan mencapai produksi massal dan kapan produk pertama mungkin muncul?
Produksi massal ditargetkan untuk tahun 2028. Produksi risiko direncanakan untuk tahun 2027. Karena keterlambatan normal antara kualifikasi proses dan penyelesaian desain produk, pengiriman produk yang dibangun berdasarkan A14 tidak diharapkan dalam volume sebelum tahun 2029.
Bagaimana kinerja dan target daya A14 dibandingkan dengan N2?
Pada daya yang sama, A14 diproyeksikan memberikan kecepatan 10–15 persen lebih tinggi. Pada kecepatan yang sama, konsumsi daya diproyeksikan turun 25–30 persen. Kepadatan chip secara keseluruhan diperkirakan meningkat sekitar 20 persen melalui gabungan efek penskalaan logika dan SRAM.
Apakah bitcell yang lebih kecil secara otomatis berarti 19 persen lebih banyak cache pada chip yang sudah selesai?
Tidak. Sirkuit periferal yang mengelilingi array, decoder, sense amplifier, dan logika terkait, menempati area tambahan dan mungkin tidak berskala pada laju yang persis sama. Oleh karena itu, keuntungan kepadatan makro bersih akan lebih rendah daripada pengurangan luas sel mentah, meskipun TSMC mengklaim kepadatan makro tertinggi yang pernah dilaporkan hingga saat ini.
Bagaimana sel A14 SRAM dibandingkan dengan angka yang diungkapkan Intel?
Sel berkepadatan tinggi 18A Intel terdaftar di 0,021 µm², seukuran dengan yang digunakan TSMC sejak N5. Jika sel A14 tetap di bawah 0,017 µm² dalam produksi, TSMC akan memegang keunggulan numerik dalam metrik spesifik tersebut pada periode waktu yang relevan.
Mengapa penskalaan SRAM tertinggal jauh dari penskalaan logika selama ini?
Sel enam transistor sensitif terhadap variasi proses, kebocoran, dan stabilitas pada tegangan rendah. Mempertahankan margin kebisingan yang memadai dan kemampuan penulisan sambil terus memperkecil transistor terbukti lebih sulit daripada menskalakan perangkat logika murni, yang menyebabkan dataran panjang bertahun-tahun yang diamati setelah N5.
Penafian: Informasi pasar umum ini, yang mungkin berasal dari sumber pihak ketiga, komersial, atau bersponsor, diberikan hanya untuk referensi dan tujuan pendidikan, dan tidak merupakan nasihat keuangan atau investasi, penawaran, ajakan, atau jaminan. Kami melepaskan tanggung jawab atas keakuratan, kelengkapan, keandalan, dan semua kerugian yang timbul. Investasi/perdagangan berisiko; kinerja masa lalu tidak menjamin hasil masa depan. Pengguna harus melakukan penelitian, menilai dengan bijak, dan mengambil tanggung jawab penuh. Untuk detail lebih lanjut, silakan konsultasikan Ketentuan Penggunaan dan Pengungkapan Risiko KuCoin.
Penafian: Halaman ini diterjemahkan menggunakan teknologi AI untuk kenyamanan Anda. Untuk informasi yang paling akurat, lihat versi bahasa Inggris aslinya.