पिछले 60 वर्षों में, अर्धचालक उद्योग ने ट्रांजिस्टर आकार को छोटा करके (मूर का नियम) प्रगति को आगे बढ़ाया है, जिससे वे लगातार छोटे, अधिक सघन और कम लागत वाले बनते गए।
लेकिन अब यह रास्ता अटक गया है:
- 7nm से नीचे के प्रक्रम से लाभ में तेजी से गिरावट
- Lithography machine cost is exorbitant
- एडवांस्ड प्रोसेस के लिए एकल चिप डिजाइन लागत 10 बिलियन डॉलर से अधिक है
- एकल ट्रांजिस्टर की लागत में कमी नहीं, बल्कि वृद्धि हुई है
हुआवेई सेमीकंडक्टर टीम ने 6 वर्षों और 381 उत्पादन चिप्स के साथ एक नया दिशा साबित किया है:
आकार के बजाय समय की प्रतिस्पर्धा करें।
τ स्केलिंग सिद्धांत प्रस्तुत करें:
समय को केंद्रीय अनुकूलन मापदंड के रूप में लें, और ट्रांजिस्टर स्विचिंग (पिकोसेकंड) से डेटासेंटर कार्यों (सेकंड) तक, 12 घातांकों को कवर करते हुए, पूरी लैंडस्केप में विशेषता समय τ को संकुचित करें।
In simple terms:
पहले जिसका आकार छोटा था, अब जिसकी गति तेज़, लेटेंसी कम और दक्षता अधिक है।
What exactly is τ scaling?
τ विभिन्न स्तरों की देरी / समय स्थिरांक है, चार स्तरों में:
- Transistor: Switching Speed
- सर्किट: सिग्नल ट्रांसमिशन देरी
- चिप: कैलकुलेशन, मेमोरी एक्सेस लेटेंसी
- सिस्टम: एंड-टू-एंड संचार सिंक्रनाइज़ेशन टाइम
लक्ष्य यह है कि पूरी स्टैक को एक साथ τ पर दबाएं, प्रक्रिया, सर्किट, आर्किटेक्चर और सिस्टम एक ही मापदंडों का उपयोग करके अनुकूलित किए जाएं, और अब अलग-अलग नहीं किए जाएं।
द्वितीय: मोबाइल ऐप पर लॉन्च: LogicFolding (लॉजिक फोल्डिंग)
बिना प्रक्रिया के अपग्रेड किए, चिप को ऊर्ध्वाधर ढेर करें और अति सूक्ष्म मिश्रित संयोजन का उपयोग करके महत्वपूर्ण पथ को बहुत स्तरों में विभाजित करें, जिससे चिप को “मंजिलें जोड़ने” के समान होता है।
- ट्रांजिस्टर घनत्व: एक पीढ़ी में 155 → 238 मिलियन/वर्ग मिमी, 55% की वृद्धि
- ऊर्जा कुशलता: 41% की वृद्धि, क्लॉक स्पीड में लगभग 13% की वृद्धि
- SRAM फ्रीक्वेंसी: 40% से अधिक की वृद्धि
- Kirin 2026 की क्लॉक स्पीड 3.1GHz तक पहुँच जाएगी, 2029 तक लक्ष्य 4GHz है
तीन: AI डेटा केंद्र स्थापित: पूर्ण लिंक लेटेंसी कम करना
AI क्लस्टर की 80% ऊर्जा और 70% लागत डेटा हस्तांतरण में खर्च होती है, और मुख्य बात संचार समय को कम करना है।
1. यूनिफाइड बस
मल्टी-लेयर प्रोटोकॉल को हटाकर रिमोट एक्सेस लेटेंसी को कुछ दशमलव माइक्रोसेकंड से लगभग 100 नैनोसेकंड तक कम कर दिया गया है, जो 500 गुना तेज है।
2. हाई-वन प्रकाश संबंधित
एक मॉड्यूल 8 टीबी/सेकंड, तांबे के तार को ऑप्टिकल फाइबर से बदलें, दूरी 1 मीटर से बढ़ाकर 100 मीटर करें, और लाखों GPU क्लस्टर के साथ संगत।
3. 3D फोल्डिंग
2.5D पैकेजिंग की समस्या "क्षेत्रफल तेजी से बढ़ रहा है, इंटरफेस पीछे रह गया है" को हल करें, और मेमोरी, पावर सप्लाई और ऑप्टिकल पोर्ट को ऊर्ध्वाधर सतह पर ले जाएं, ताकि कैलकुलेशन क्षमता के साथ समान रूप से स्केल हो सके।
- भविष्यवाणी: 2035 तक AI हार्डवेयर एकीकरण 100 गुना बढ़ जाएगा
चार: तर्क और मेमोरी का पुनः एकीकरण
प्रारंभिक दिनों में CPU और मेमोरी अलग-अलग विकसित हुईं, लेकिन अब AI युग में डेटा स्थानांतरण गणना से अधिक महत्वपूर्ण है, इसलिए मेमोरी और लॉजिक को संकुलित 3D एकीकरण की आवश्यकता है, और उद्योग की बातचीत का बल मेमोरी और पैकेजिंग की ओर झुक रहा है।
पाँचवाँ: शेष चुनौतियाँ
- EDA टूल्स को 3D स्टैक्ड डिजाइन के लिए अनुकूलित किया जाना चाहिए
- Wafer-to-wafer process variations and vertical interconnect losses need to be optimized.
- नए ऊर्जा दक्षता, बेंचमार्क मानकों के साथ अनुकूलित करें
निष्कर्ष
मोर का नियम आकार के युग का अंत है, समय स्केलिंग का युग शुरू हो रहा है।
सबसे उन्नत लिथोग्राफी मशीन पर ज़िद न करें, 3D स्टैकिंग, सिस्टम आर्किटेक्चर और इंटरकनेक्ट अनुकूलन के माध्यम से भी प्रदर्शन और ऊर्जा कुशलता में निरंतर सुधार किया जा सकता है।
यह अगले 10 वर्षों के लिए अर्धचालक की केंद्रीय राह होगी।