ChainCatcher rapporte, selon des sources du secteur des matériaux le 2 septembre, que TSMC prévoit de continuer à utiliser la technologie traditionnelle de micro-bumps plutôt que le hybrid bonding pour le conditionnement avancé reliant la mémoire à haut débit (HBM) aux accélérateurs AI à court terme. Compte tenu du cycle de développement des matériaux concernés, les micro-bumps à pas plus fin seront probablement maintenus jusqu'à la fin de la génération HBM4 et au début de la HBM5. TSMC a demandé à ses partenaires en matériaux et équipements de développer des solutions de liaison et de remplissage sous-chip pour des micro-bumps d'environ 5 micromètres. Des fournisseurs coréens et japonais ont déjà commencé ce développement, avec une production en série de micro-bumps à 5 μm prévue pour le deuxième semestre 2028. Actuellement, la hauteur des micro-bumps pour la troisième génération étendue d'HBM, soit HBM3E, est d'environ 15 à 25 μm, tandis que celle de la HBM4 approche les 10 μm. Les fournisseurs japonais de matériaux ont précédemment indiqué qu'il était difficile de garantir une qualité inférieure à 15 μm. La réduction et le raffinement des micro-bumps sont nécessaires en raison des contraintes de hauteur des cubes HBM et de la demande accrue en densité d'interconnexions. La norme JEDEC fixe une hauteur maximale de 775 μm pour les empilements HBM. Dans le conditionnement avancé CoWoS de TSMC, les empilements HBM pré-assemblés par les fournisseurs de GPU et de mémoire sont montés sur un substrat en silicium via des micro-bumps ; les empilements de 16 couches de puces DRAM sont réalisés à l'intérieur du package HBM par des fabricants tels que SK hynix et Samsung Electronics. Les premières et deuxièmes générations d'HBM utilisaient des bump de soudure plus volumineux, et les micro-bumps sont devenus la norme autour de la génération HBM3. SK hynix utilise le procédé MR-MUF, tandis que Samsung Electronics utilise le TC-NCF. Le hybrid bonding permet des interconnexions plus fines et plus denses grâce à une liaison directe des pads en cuivre ; TSMC l'utilise déjà sur sa plateforme SoIC pour l'empilement de puces logiques, mais l'HBM continue d'utiliser des micro-bumps pour se connecter au substrat intermédiaire.
TSMC continuera d'utiliser le conditionnement micro-bump pour les HBM jusqu'à HBM5
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Résumé
TSMC maintiendra le conditionnement micro-bump pour les HBM dans les puces IA jusqu'à HBM5, selon ChainCatcher. L'entreprise travaille avec ses fournisseurs sur une solution de bump de 5 microns pour une production de masse en 2028. Les HBM3E utilisent des bumps de 15 à 25 μm, tandis que les HBM4 passent à 10 μm. Les traders évaluant le rapport risque-récompense peuvent suivre l'impact des technologies de conditionnement sur les performances et les coûts des puces. L'analyse technique pour les crypto-monnaies suggère de surveiller les actifs liés aux semi-conducteurs à mesure que l'adoption des HBM augmente.
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