Au cours des 60 dernières années, l'industrie des semi-conducteurs a progressé en réduisant la taille des transistors (loi de Moore), devenant de plus en plus petite, de plus en plus dense et moins coûteuse.
Mais maintenant, ce chemin n'est plus praticable :
- Les bénéfices des processus inférieurs à 7 nm ont fortement chuté
- Le coût des lithographes est exorbitant
- Le coût de conception d'un seul processeur en technologie avancée dépasse 1 milliard de dollars américains.
- Le coût par transistor augmente au lieu de diminuer
L'équipe semi-conducteurs de Huawei a validé une nouvelle direction avec 6 ans et 381 puces mises en production :
Ne comparez plus les tailles, comparez le temps.
Proposer la théorie du τ scaling :
Traitez le temps comme indicateur clé d'optimisation, en réduisant la durée caractéristique τ sur l'ensemble du parcours, de l'interruption des transistors (picosecondes) à la tâche dans le centre de données (secondes), couvrant 12 ordres de grandeur.
En bref :
Avant, on comparait qui était le plus petit ; maintenant, on compare qui est le plus rapide, avec la plus faible latence et la plus haute efficacité.
I. Qu'est-ce que le τ scaling ?
τ est le délai / constante de temps de chaque couche, divisé en quatre couches :
- Transistor : vitesse de commutation
- Circuit : retard de transmission du signal
- Puce : calcul, latence d'accès à la mémoire
- Système : synchronisation temporelle de bout en bout
L'objectif est d'optimiser ensemble τ sur l'ensemble de la pile : procédé, circuit, architecture et système utilisent les mêmes indicateurs, sans plus travailler séparément.
Deuxième point : mise en œuvre sur mobile : LogicFolding
Sans améliorer le procédé, empilez verticalement les puces et utilisez une liaison hybride ultra-précise pour répartir les chemins critiques sur plusieurs couches, ce qui revient à ajouter des étages à la puce.
- Densité de transistors : une génération passe de 155 à 238 millions par mm², soit une amélioration de 55 %
- Efficacité énergétique : +41 %, fréquence d'horloge augmentée de près de 13 %
- SRAM : hausse de plus de 40 %
- Kirin 2026 atteint une fréquence de 3,1 GHz, objectif de 4 GHz pour 2029
Troisième : Mise en place du centre de données IA : latence réduite sur l'ensemble du parcours
80 % de la consommation énergétique et 70 % des coûts des clusters IA proviennent du déplacement des données ; l'essentiel est de réduire le temps de communication.
Unified Bus
Élimination des protocoles en couches multiples, la latence d'accès à distance réduite de plusieurs dizaines de microsecondes à environ 100 nanosecondes, soit 500 fois plus rapide.
2. Hi-ONE Optical Interconnection
Module unique 8 Tb/s, remplacement du cuivre par la fibre optique, distance étendue de 1 mètre à 100 mètres, compatible avec les clusters de dix mille cartes.
3. Pliage 3D
Résoudre le problème de l’encapsulation 2.5D où la surface augmente rapidement mais les interfaces ne suivent pas, en déplaçant la mémoire, l’alimentation et les ports optiques sur la face verticale, pour les faire évoluer en parallèle avec la puissance de calcul.
- Prédiction : L'intégration des matériels IA augmentera de plus de 100 fois d'ici 2035
Quatre : Réunification de la logique et de la mémoire
Autrefois, les processeurs et la mémoire ont évolué séparément ; aujourd'hui, à l'ère de l'IA, le déplacement des données est plus crucial que le calcul, ce qui exige une intégration 3D étroite entre la mémoire et la logique, déplaçant le pouvoir de la chaîne de valeur vers la mémoire et le conditionnement.
Cinq. Les défis restants
- Les outils EDA doivent être adaptés aux conceptions en empilement 3D
- Optimiser les différences de procédé entre les wafers et les pertes d'interconnexion verticale
- Pour accompagner les nouvelles normes d'efficacité énergétique et de benchmark
Conclusion
L'ère de la miniaturisation selon la loi de Moore est terminée ; l'ère du scaling temporel commence.
Vous n’avez pas besoin de vous concentrer uniquement sur les machines de lithographie les plus avancées ; grâce à l’empilement 3D, à l’architecture système et à l’optimisation des interconnexions, vous pouvez continuer d’améliorer les performances et l’efficacité énergétique.
Ce sera la ligne directrice centrale de la semi-conducteur pour les 10 prochaines années.