HBM4 réinvente le matériel IA grâce à des innovations au niveau système

Alors que la demande en formation et en inférence des grands modèles d'IA continue d'exploser, le goulot d'étranglement des performances des puces de calcul est passé des unités de calcul à la bande passante mémoire ; la mémoire HBM à haut débit est devenue le facteur clé limitant l'itération des matériels IA haut de gamme. Lors de la conférence internationale HotChips 2026 sur les technologies de puces haut de gamme, les deux géants mondiaux du stockage, Samsung et SK Hynix, ont révélé collectivement la feuille de route technologique de la prochaine génération HBM4, brisant ainsi la logique d'itération HBM en vigueur depuis des années dans l'industrie.

Contrairement aux générations précédentes qui se concentraient uniquement sur l’augmentation de la vitesse DRAM et du nombre de couches empilées, la nouvelle architecture HBM4 adopte trois innovations majeures : la mise à niveau du processus logique de la Base Die, le stackage 3D avec hybrid bonding, et le packaging hétérogène EMIB. Derrière cette itération technologique se trouve une transformation de l’HBM, passant d’un simple dispositif de mémoire à un système intégré combinant « mémoire + logique + packaging + IP + EDA ».

Au cours des cycles d'itération précédents des HBM3 et HBM3E, la logique d'évolution technologique du secteur était relativement fixe, avec des optimisations centrales portées sur les puces de mémoire DRAM elles-mêmes, grâce à l'augmentation de la vitesse de transmission par puce, à l'ajout de couches empilées et à l'optimisation de la structure de connexion par micro-bumps, permettant une augmentation stable de la bande passante globale. Dans ce cadre, le Base Die inférieur ne jouait qu'un rôle passif de pont de signaux, se contentant de fonctions simples de répartition de signaux, de distribution d'alimentation et d'assistance aux tests. L'architecture de procédé a longtemps reposé sur des procédés matures dérivés de la mémoire, sans nécessiter de grandes itérations ; les barrières technologiques et les goulets d'étranglement de production de l'ensemble du produit HBM étaient entièrement concentrés sur le processus de fabrication DRAM.

Mais avec la croissance exponentielle de la demande en puissance de calcul pour l'IA, l'effet marginal des modèles d'itération traditionnels diminue rapidement. Dans les scénarios à bande passante ultra-élevée, augmenter simplement la vitesse du DRAM entraîne des problèmes graves tels que des interférences de signal, une augmentation brutale de la consommation d'énergie et des décalages de temporisation. Les optimisations en deux dimensions ne peuvent plus s'adapter aux charges de calcul ultra-élevées. Pour répondre à ce point douloureux industriel, lors de la conférence HotChips 2026, Samsung et SK Hynix ont simultanément dévoilé de nouvelles approches technologiques, affirmant que le point clé de rupture à l'ère HBM4 n'est plus le grain de mémoire, mais la重构 systématique de la Base Die sous-jacente.

Les deux grands fabricants ont adopté des approches technologiques nettement différenciées. Lors de sa présentation à HotChips, Samsung a révélé que son produit HBM4/HBM4E utilise son propre processus logique 4 nm pour le Base Die et un nœud 1cDRAM pour le CDie, avec une vitesse de pin atteignant jusqu'à 11,7 Gbps, extensible jusqu'à 13 Gbps, et une bande passante par pile pouvant atteindre 3,3 To/s. Grâce à la densité élevée de transistors offerte par le processus logique, le Base Die peut intégrer des circuits PHY plus performants, des modules de correction d'erreurs de signal et des unités de gestion d'alimentation, optimisant considérablement l'intégrité des signaux à haute vitesse et résolvant les problèmes de désynchronisation à très haute bande passante. Par ailleurs, Samsung a clairement défini dans sa conception architecturale le fait de déplacer une partie de la logique de contrôle mémoire vers le Base Die, libérant ainsi efficacement de l'espace sur la puce GPU pour permettre l'expansion des unités de calcul.

SK Hynix adopte un modèle itératif basé sur la division du travail et a choisi de collaborer avec TSMC : le Base Die utilise le procédé logique 12 nm de TSMC. Contrairement à l'architecture logique entièrement autonome de Samsung, la solution de SK Hynix met l'accent sur la stabilité en production, en optimisant le réseau d'alimentation et la structure de dissipation thermique du Base Die pour répondre aux exigences en matière de dissipation thermique et de charge des architectures de empilement ultra-élevé de 12 à 16 couches. La différenciation stratégique entre les deux approches signifie que l'architecture logique interne du Base Die HBM4 n'est plus uniforme ; les produits des différents fabricants présentent naturellement des différences en termes de procédé, de performance et de scénarios d'adaptation, ce qui ajoute une nouvelle complexité à l'adaptation de la chaîne d'approvisionnement et à l'itération de la conception des puces.

Le passage à la technologie logique pour le Base Die apporte plusieurs avantages. La technologie logique permet une densité de transistors plus élevée, optimise l'intégrité des signaux et la gestion de la consommation d'énergie des circuits PHY, et permet de supporter une largeur de bus I/O de 2048 bits après le doublement de la capacité HBM4. En outre, l'espace chip supplémentaire disponible sur le Base Die offre un espace matériel pour le calcul proche de la mémoire, permettant à HBM de ne plus se limiter à être un simple conteneur de données, mais d'effectuer des prétraitements simples à l'intérieur même de la mémoire, soulageant ainsi la pression de transfert de données imposée par l'architecture von Neumann. Toutefois, les coûts sont également significatifs : HBM n'est plus un produit que les fabricants de mémoire peuvent entièrement maîtriser en boucle fermée. La capacité de production en logique, les compétences en conception d'IP et la simulation croisée entre technologies deviennent tous des contraintes pour la production en série d'HBM. Les fabricants de DRAM doivent collaborer étroitement avec les fonderies logiques ; les cycles de conception, de vérification et de fabrication s'allongent, et la complexité de la chaîne d'approvisionnement double.

Un autre signal clé libéré par HotChips2026 est que la voie d'intégration système des HBM devient plus diversifiée : CoWoS de TSMC n'est plus la seule solution, les solutions de packaging hybrides font leur entrée en scène, tandis que les technologies de liaison interne évoluent vers le stacking hybride 3D.

SK Hynix a confirmé lors de sa présentation qu'elle évalue actuellement la technologie EMIB d'Intel, un pont en silicium intégré, pour l'intégration système 2.5D entre HBM4 et les puces de calcul. La technologie CoWoS traditionnelle repose sur un substrat en silicium de grande surface pour assurer toutes les interconnexions de signaux entre le GPU et les HBM, offrant d'excellentes performances, mais avec un coût élevé du substrat et des limites imposées par la taille des masques de lithographie, ce qui rend l'expansion de la capacité difficile. La capacité mondiale de CoWoS reste longtemps insuffisante par rapport à la demande, et les principaux clients sécurisent en priorité la capacité, obligeant les autres fabricants à attendre longtemps pour obtenir des lignes de production. EMIB abandonne le substrat en silicium entier pour n'incorporer que de minuscules ponts en silicium aux endroits où les puces interagissent, tandis que la majorité des pistes est prise en charge par un substrat organique, permettant aux ponts en silicium locaux de gérer les transmissions de signaux à haute densité et à haute vitesse. Cette approche réduit les coûts de conditionnement, contourne les limites de taille des masques et permet une intégration à plus grande échelle de plusieurs puces. Google a déjà inclus EMIB dans sa liste d'options pour sa prochaine génération de TPU.

Cependant, EMIB ne signifie pas un remplacement direct de CoWoS. Dans les scénarios à très haute densité de signaux, les pertes de signal et l'intégrité d'alimentation de la pont en silicium局部 d'EMIB restent encore en retard par rapport à celles du substrat intermédiaire en silicium entier. La stratégie de SK Hynix consiste à utiliser EMIB comme complément important, et non comme remplacement total. Les puces d'entraînement haut de gamme continueront d'utiliser prioritairement CoWoS, tandis que les puces d'inférence haut et moyen de gamme ainsi que les accélérateurs à forte puissance de calcul pourront adopter la solution EMIB pour alléger la pression sur la capacité de封装, créant ainsi une situation de deux voies parallèles.

À l'intérieur des empilements HBM, c'est-à-dire entre les couches de puce DRAM, la technologie de liaison passe actuellement d'une transition de MRMUF vers le hybrid bonding. Pour la version de production HBM4 actuelle, les solutions dominantes restent les procédés MRMUF et TCNCF par pressage thermique, utilisant des micro-bumps pour établir les interconnexions entre les couches. Toutefois, à mesure que le nombre de couches augmente jusqu'à 16, l'espacement, la résistance thermique et la consommation d'énergie des micro-bumps approchent progressivement leurs limites physiques. Le hybrid bonding, par rapport au procédé MRMUF, permet non seulement d'augmenter l'épaisseur du circuit intégré de 24 % et de réduire l'espacement des TSV à moins de 18 micromètres, mais aussi de réduire considérablement la résistance thermique de 35 % tout en augmentant le nombre de couches empilées. Cette technologie devrait être mise en œuvre pour la première fois dans l'HBM5, destinée à des empilements ultra-élevés de 16 à 20 couches et plus.

Cependant, le hybrid bonding est actuellement encore en phase de validation en petites séries, avec des défis liés au contrôle du taux de rendement, au coût des équipements et au traitement des wafer minces. Il ne sera pas largement commercialisé en 2026 ; l'industrie anticipe généralement que le hybrid bonding atteindra une mise en œuvre à grande échelle avec les itérations HBM4E et la génération HBM5 entre 2027 et 2028.

Cela a conduit à une forme de transition technologique très particulière dans l'industrie HBM actuelle : pour le nouveau produit HBM4, l'intégration système externe lance en premier lieu des explorations diversifiées autour du package hétérogène EMIB, afin de soulager la pression sur la capacité de packaging haut de gamme ; tandis que l'empilement DRAM interne reste fidèle à la technologie mature de thermocompression MRMUF pour garantir la stabilité de la production en série, et que le lien hybride n'est qu'au stade préliminaire de recherche et développement. La mise en œuvre simultanée de multiples voies technologiques et la coexistence de procédés anciens et nouveaux amplifient considérablement l'incertitude liée au choix technologique pour l'HBM4 à ce stade.

En outre, la gestion thermique est devenue un point critique incontournable pour les HBM à empilement ultra-élevé. L’architecture à 16 couches entraîne une augmentation significative de la charge thermique globale de l’HBM ; l’accumulation de chaleur entraîne directement une réduction de la bande passante et une incapacité à atteindre les performances maximales. Pour répondre à ce défi, les deux fabricants ont développé des solutions différenciées : SK Hynix a lancé une solution IHBM intégrant des composants thermiques, en insérant des éléments de refroidissement hautement conducteurs et électriquement isolés dans la région D2D PHY de l’HBM, créant ainsi un chemin de dissipation thermique dédié qui réduit de plus de 30 % la résistance thermique et améliore la stabilité du système. Samsung, quant à lui, prévoit pour ses produits HBM5 futurs une conception de voies de dissipation thermique en cuivre, résolvant ainsi le problème de refroidissement à la source au niveau de la structure matérielle. Il est clair que la limite de performance des futurs produits HBM à empilement élevé ne dépendra plus uniquement des paramètres de bande passante et de vitesse, mais sera directement déterminée par la capacité de gestion thermique.

Aujourd'hui, les barrières fondamentales du HBM4 ne se limitent plus à la fabrication et au conditionnement, mais s'étendent désormais aux deux compétences logicielles clés : les IP à haute vitesse et la chaîne outils EDA hétérogène, devenant le point critique le plus négligé mais le plus essentiel de l'industrie actuelle. Avec la vitesse d'interface HBM4 dépassant 9 Gbps et la largeur des IO doublée, la complexité de conception des IP PHY et SerDes à haute vitesse augmente de manière exponentielle.

L'IP haute vitesse n'est pas simplement une conception de circuit, mais nécessite une adaptation approfondie aux caractéristiques des puces DRAM, à l'architecture logique du Base Die et à la structure de routage du package, afin de réaliser une simulation et un débogage conjoints de l'intégrité du signal et de l'intégrité de l'alimentation. Actuellement, les ressources d'IP haute vitesse matures et prêtes à la production pour HBM4 sont fortement concentrées ; quelques grands fabricants étrangers, grâce à des années d'expérience en fabrication, monopolisent le marché des IP complémentaires pour les puces de calcul principales. Pour les entreprises de conception de calcul de taille moyenne ou petite et les nouveaux acteurs de la chaîne d'approvisionnement, l'impossibilité d'accéder à des IP haute vitesse matures empêche toute adaptation à l'architecture HBM4, créant ainsi une barrière d'entrée industrielle très stricte.

Dans le même temps, les lacunes de la chaîne d'outils EDA 3D hétérogènes ont amplifié la difficulté de mise en œuvre du HBM4. Le HBM4 constitue un système hétérogène typique intégrant plusieurs procédés et plusieurs puces : la base logique, l'empilement de mémoire et le封装 de pont/sous-couche en silicium relèvent de systèmes de procédés distincts, et les outils EDA traditionnels 2D et indépendants ne peuvent pas réaliser une simulation collaborative跨越puces et跨越procédés. Dans un contexte d'empilement 3D, les effets électriques, thermiques et mécaniques sont couplés ; toute déviation dans la simulation d'un seul élément peut entraîner l'échec de la convergence globale du design.

Les processus de conception dominants dans l'industrie présentent actuellement une séparation nette : la conception logique frontend, la réalisation physique mid-end et l'encapsulation des données de simulation backend ne peuvent pas être interconnectés ni réutilisés, entraînant des coûts de itération extrêmement élevés. HotChips2026 souligne clairement que le déploiement à grande échelle du HBM4 dépend fortement d'une chaîne d'outils de conception协同 3DIC intégrée, permettant une coordination fluide de l'ensemble du processus — conception, procédé, encapsulation et simulation multi-physique. La capacité d'adaptation des outils EDA et la compatibilité du débogage des IP à haute vitesse déterminent directement le taux de rendement en production et la limite de performance du HBM4, constituant ainsi le principal obstacle technologique que les petites et moyennes entreprises peinent à franchir à ce stade.

Dans l'ensemble, ce congrès présente de manière complète une nouvelle voie d'évolution pour l'industrie HBM : il marque la transition du modèle traditionnel d'itération ponctuelle de matériel vers une ère de concurrence systémique, où l'architecture, le conditionnement, les procédés et l'écosystème logiciel-hardware évoluent de manière coordonnée. Les approches technologiques différenciées de Samsung et de SK Hynix ont brisé le modèle standardisé qui régnait depuis longtemps dans le secteur ; la coexistence prolongée de nouvelles et anciennes technologies, le nivellement des technologies selon les scénarios et la primauté des capacités systémiques deviendront les normes fondamentales du développement du segment HBM au cours des deux à trois prochaines années, réécrivant ainsi les règles de la concurrence dans l'industrie du stockage pour l'IA.

Cet article provient du compte officiel WeChat « Semiconductor Industry纵横 » (ID : ICViews), auteur : Zihao