Sa nakaraang 60 taon, ang industriya ng semiconductor ay patuloy na umunlad sa pamamagitan ng pagpapaliit ng laki ng transistor (Moores Law), patuloy na ginagawang mas maliit at mas malapad, habang bumababa ang gastos.
Ngayon ay hindi na maaari patuloyin ang daan na ito:
- Bumagsak ang kita sa mga proseso na mas mababa sa 7nm
- Ang gastos ng lithography machine ay sobrang mataas
- Ang gastos sa disenyo ng isang chip sa advanced process ay hihigit sa $1 bilyon
- Hindi bumaba ang gastos sa bawat transistor, kundi tumataas
Ginamit ng team ng Huawei Semiconductor ang 6 taon at 381 na uri ng量产芯片 upang patunayan ang bagong direksyon:
Huwag magkumpetensya sa sukat, magkumpetensya sa oras.
Ibahin ang τ Scaling Theory:
Gawin ang "oras" bilang pangunahing pagsusuri, i-press ang buong chain ng oras na τ, mula sa pag-switch ng transistor (pikosekondong) hanggang sa mga gawain sa data center (segundo), kasama ang 12 hanay ng pagkakaiba.
Simpleng sabi:
Kahit na dati ay ipinagmamalaki ang pagiging mas maliit, ngayon ay ipinagmamalaki ang pagiging mas mabilis, mas mababang latency, at mas mataas na efficiency.
Ano ba talaga ang τ scaling?
τ ay ang delay o time constant ng bawat layer, na may apat na layer:
- Transistor: Switching Speed
- Circuit: Signal transmission delay
- Chip: Compute, memory access latency
- System: Synchronous end-to-end communication time
Ang layunin ay mag-press nang sabay-sabay ang lahat ng stack—proseso, circuit, arkitektura, at sistema—gamit ang iisang set ng mga indikador para sa pag-optimize, at hindi na magkahihiwalay.
Pangalawa: Pagpapatupad sa mobile—LogicFolding
Sa pagpapalawig ng proseso, i-stack ang chip nang patayo at gamitin ang ultra-precise hybrid bonding upang hatiin ang mga mahalagang path sa maraming layer, parang pagdaragdag ng mga palapag sa chip.
- Densidad ng transistor: Isang henerasyon mula sa 155→238 milyon/km², tumaas ng 55%
- Enerhiyang epektibo: tumaas ng 41%, nakapagpataas ng frequency ng halos 13%
- SRAM frequency: tumataas ng higit sa 40%
- Ang Kirin 2026 ay makakamit ang 3.1GHz na clock speed, at ang layunin ay 4GHz noong 2029
Tatlo: Pagsasaklaw ng AI Data Center: Pagpapababa ng latency sa buong chain
80% ng enerhiya at 70% ng gastos ng AI cluster ay nasa paghahatid ng data, ang pangunahing layunin ay ang pagpapababa ng oras ng komunikasyon.
1. Unified Bus
Pinagbawasan ang multi-layer protocol, na bawasan ang latency ng remote access mula sa ilang microsecond hanggang sa halos 100 nanosecond—500 beses na mas mabilis.
2. Hi-ONE Light Interconnect
Isang module na 8 Tb/s, palitan ang tanso na kable ng optical fiber, palawakin ang distansya mula sa 1 metro hanggang 100 metro, na angkop sa cluster ng libo-libong GPU.
3. 3D Folding
Lutasin ang problema ng “mabilis na pagtaas ng sukat at hindi kasama ang mga interface” sa 2.5D packaging, at ilipat ang memorya, pagpapalakas ng kuryente, at optical ports sa vertical surface, kasabay ng pagpapalawak ng computing power.
- Paghuhula: Lalong tataas ng higit sa 100 beses ang integrasyon ng AI hardware noong 2035
apat: Pagsasama muli ng lohika at memorya
Noong unang panahon, hiwalay ang pag-unlad ng CPU at memory, ngayon sa panahon ng AI, mas mahalaga ang paghahatid ng data kaysa sa pagkalkula, kaya kailangan ng malapit na 3D integration ang memory at logic, at ang kapangyarihan sa supply chain ay umiikot patungo sa memory at packaging.
Limang: Ang mga natitirang hamon
- Kailangan ng EDA tools na mag-adapt sa 3D stack design
- Kailangang mapabuti ang mga pagkakaiba sa proseso sa pagitan ng wafers at ang pagkawala sa vertical interconnect
- Kailangan na sumunod sa bagong mga pamantayan sa enerhiyang epektibo at Benchmark
Kongklusyon
Wala nang panahon ng laki sa Moore’s Law, nagsimula na ang panahon ng pag-schedule ng oras.
Hindi kailangang magpilit na magkaroon ng pinakamodernong lithography machine; maaari pa ring patuloy na pahusayin ang performance at efficiency sa pamamagitan ng 3D stacking, system architecture, at interconnect optimization.
Ito ang pangunahing direksyon ng semiconductor sa susunod na 10 taon.