TSMC finalmente está lista para reanudar la escalabilidad de la SRAM con su nodo A14, tras una pausa que comenzó tras el N5, según informes de los medios coreanos. Los tamaños de las celdas de bit de SRAM han permanecido en 0,021 µm² durante aproximadamente ocho años desde la introducción del proceso N5 (5 nm) en 2020. Sin embargo, con el A14, se espera que el tamaño de una celda de bit SRAM 6T de alta densidad (memoria de acceso aleatorio estática) se reduzca por debajo de 0,017 µm². Los medios coreanos señalaron que esto colocaría a TSMC por delante del proceso 18A de Intel, para el cual Intel reportó un tamaño de celda de bit de alta densidad de 0,021 µm² y una densidad máxima de macro SRAM de 38,1 megabits/mm² en el ISSCC del año pasado. La SRAM es la memoria caché ultrarrápida utilizada dentro de las CPU, GPU y aceleradores de IA. Celdas de bit más pequeñas —las celdas de memoria individuales más pequeñas— permiten que más memoria quepa en el mismo área, afectando directamente el rendimiento y la eficiencia energética. https://t.co/tYuy9jFUD4