El proceso A14 de TSMC busca una reducción significativa en el tamaño de la celda SRAM
La fabricación de semiconductores ha tratado durante mucho tiempo la escalabilidad de la SRAM como un desafío crítico pero persistente. Durante más de medio década, los transistores lógicos avanzaron, mientras que la celda de bit SRAM de seis transistores de alta densidad que forma las memorias caché en el chip permaneció esencialmente con el mismo tamaño. Ese desequilibrio obligó a los diseñadores de CPUs, GPUs y aceleradores de IA a destinar fracciones cada vez mayores del costoso área del chip a la memoria. El próximo nodo A14 de TSMC, programado para producción en masa en 2028, está posicionado para romper este patrón. Los documentos de la empresa y recientes informes de la industria indican que la celda SRAM de alta densidad caerá por debajo de 0.017 micrómetros cuadrados, lo que representa una reducción de más del 19 por ciento respecto a la celda de aproximadamente 0.021 µm² que ha sido estándar desde que el proceso N5 entró en producción en 2020.
El avance se detallará en la Reunión Internacional de Dispositivos Electrónicos de 2026 en diciembre bajo la plataforma NanoFlex Pro. Al ofrecer el primer reducción significativa de celda SRAM de alta densidad en ocho años, junto con ganancias de velocidad proyectadas del 10 al 15 por ciento o reducciones de potencia del 25 al 30 por ciento y aproximadamente un 20 por ciento más de densidad general del chip en comparación con N2, el proceso A14 de TSMC restablece el equilibrio entre la escala lógica y la caché en un momento en que las cargas de trabajo de inteligencia artificial y computación de alto rendimiento imponen demandas sin precedentes sobre la capacidad y eficiencia de la memoria en el chip.
Ocho años de dimensiones fijas de SRAM obligaron a compromisos de diseño costosos en todos los nodos
Desde la introducción de N5 en 2020 hasta las variantes N3 y la actual generación de nanoplacas N2, el área de la celda bit SRAM de alta densidad de 6T de TSMC se mantuvo fija cerca de 0,021 µm². La densidad lógica continuó mejorando, pero las celdas de memoria que almacenan datos accedidos con frecuencia no se redujeron proporcionalmente. Como resultado, los arrays de caché consumieron una parte creciente del área total de silicio y del costo por oblea en nodos de proceso sucesivos. Los diseñadores respondieron apilando dies de caché adicionales, trasladando cachés de último nivel más grandes a chiplets separados y de menor costo, o aceptando mayores penalizaciones de potencia y latencia por el aumento del tráfico de memoria fuera del chip. Los procesadores X3D de AMD ilustran una respuesta: capacidad adicional de L3 colocada en un die apilado para abordar las limitaciones de densidad del die principal de cómputo.
Los arquitectos de GPU y los equipos de aceleradores de IA enfrentaron restricciones similares al intentar aumentar los búferes SRAM en el chip que reducen la dependencia de la memoria externa de alta ancho de banda más lenta. La estancación no fue absoluta; la densidad a nivel de matriz aún aumentó modestamente gracias a una mejor organización de las líneas de bit y un diseño periférico en N2, pero el tamaño fundamental de la celda permaneció sin cambios. Esa larga meseta hizo que cualquier reducción genuina en el área de la celda de bit fuera estratégicamente importante. Los informes de finales de octubre de 2026 confirman que A14 finalmente mueve la cifra, con el objetivo de una celda menor a 0,017 µm² y, por lo tanto, reabriendo una vía para más caché dentro del mismo espacio o la misma caché en menos silicio.
Los objetivos exactos de área de Bitcell confirman una reducción superior al 19 por ciento respecto a la línea base de larga data
Las divulgaciones públicas y el resumen de IEDM sitúan la celda A14 SRAM de alta densidad por debajo de 0,017 µm². En comparación con la referencia de 0,021 µm² utilizada desde N5, la reducción supera el 19 por ciento; algunos cálculos basados en el límite superior de la nueva cifra muestran ganancias teóricas de densidad a nivel de celda que se acercan al 23-24 por ciento. TSMC atribuye la mejora principalmente a la reducción de las reglas geométricas dimensionales, en lugar de un rediseño arquitectónico completo de la celda de seis transistores. La empresa también afirma que los macros SRAM resultantes alcanzarán la mayor densidad reportada hasta la fecha. Estas cifras aparecen en el resumen de un artículo autorizado por Shien-Yang Wu y Chih-Hao Chang y programado para su presentación el 14 de diciembre de 2026.
Informes independientes de múltiples medios en los últimos días de octubre de 2026 citan consistentemente los mismos números y la misma comparación con la celda de la era N5. Es importante distinguir el área de la bitcelda publicada de la densidad efectiva de un macro de memoria terminado. Los amplificadores de lectura, decodificadores, conductores de líneas de palabra y la circuitería de prueba ocupan área adicional, por lo que la mejora neta en la densidad de caché utilizable será menor que el reducción bruta de la celda. Aun así, la variación direccional tras ocho años de estancamiento es sustancial para cualquier producto cuyo rendimiento esté limitado por la capacidad de memoria en el chip.
La escala de caché ahora influye en la economía del chip tan fuertemente como la densidad de transistores misma
Los chips modernos de alto rendimiento y AI dedican una fracción grande y creciente de su área a la SRAM. Cuando el tamaño de la celda deja de reducirse mientras la lógica continúa densificándose, el costo relativo de la caché aumenta. Esa dinámica ya ha impulsado decisiones arquitectónicas como el apilamiento de caché en múltiples die y jerarquías de memoria basadas en chiplets. Una celda que es más del 19 por ciento más pequeña invierte esta tendencia. Los equipos de diseño pueden ampliar la capacidad de caché dentro de un presupuesto de die fijo o liberar área para computación adicional, interconexiones o aceleradores especializados.
Para aceleradores de entrenamiento e inferencia de IA, una SRAM más grande en el chip reduce la frecuencia de viajes costosos a la memoria externa, mejorando tanto el rendimiento como la eficiencia energética. Los SoC móviles y de cliente se benefician de manera similar al integrar mayor capacidad de L2 o L3 en diseños con restricciones de potencia. El impacto económico se amplifica por el alto costo de los obleas de punta. Incluso una reducción modesta en el área de silicio requerida para un tamaño de caché dado mejora el número de dies buenos por oblea o permite un binning más agresivo. Los observadores de la industria señalan que el momento coincide con el crecimiento continuo en el tamaño de los modelos y la intensidad del movimiento de datos, lo que hace que la mejora de la SRAM sea particularmente relevante para productos que entrarán al mercado después de 2028.
Full-Node PPA gana combinaciones con mejoras en la lógica y la nueva densidad de SRAM
TSMC posiciona A14 como una transición completa de nodo en comparación con N2. Los objetivos oficiales incluyen un aumento del 10 al 15 por ciento en velocidad con el mismo consumo de energía, o una reducción del 25 al 30 por ciento en consumo de energía con la misma velocidad, junto con un aumento aproximado del 20 por ciento en la densidad del chip. Esta cifra de densidad se impulsa mediante innovaciones en celdas estándar de lógica bajo la arquitectura NanoFlex Pro y el reducción de la celda SRAM. Los transistores de nanohoja de segunda generación forman la base, refinados a partir de los dispositivos de primera generación introducidos en N2. Las optimizaciones de altura de celda estándar y altura de pista también contribuyen a la reducción de área. Características relacionadas con el empaquetado también forman parte de la plataforma: vias a través del silicio, una capa de redistribución avanzada que admite un paso de unión SoIC de 4,5 µm y capacitores metal-aislante-metal de alto rendimiento.
Estos elementos están diseñados para facilitar la integración a nivel de sistema para productos de múltiples die. La combinación de avances a nivel de transistor, celda y empaquetado es lo que TSMC describe como una mejora completa de nodo en potencia, rendimiento y área. Vehículos de prueba internos iniciales ya han demostrado un rendimiento del dispositivo cercano al 90 por ciento del objetivo y rendimientos de SRAM de 256 Mb que se acercan al 90 por ciento, según comentarios de la empresa en las discusiones sobre resultados del segundo semestre de 2026 que se han reiterado en informes recientes.
Los rendimientos en fase piloto y la participación de los clientes indican un progreso constante hacia la producción de riesgo
Para mediados de 2026, TSMC informó que los vehículos de prueba con características de producto en A14 habían alcanzado aproximadamente el 90 por ciento del rendimiento objetivo del dispositivo y que las estructuras de SRAM de 256 Mb mostraron rendimientos cercanos al mismo nivel. La participación de los clientes para aplicaciones de smartphones y computación de alto rendimiento se describió como activa, con algunos trabajos de diseño avanzándose por delante de los cronogramas internos anteriores. Ya se está llevando a cabo la producción piloto para validar el nodo y proporcionar a los clientes silicio para la verificación de diseño. La producción de riesgo está programada para 2027, con la producción en volumen masivo prevista para 2028.
El resumen del IEDM establece explícitamente que la tecnología sigue en curso para esa fecha de producción en volumen. Las cifras de rendimiento en esta etapa se miden en estructuras de prueba relativamente simples en lugar de productos completos para clientes, por lo que se requerirá una mayor maduración. Sin embargo, los números reportados y la ausencia de retrasos públicos en el cronograma sugieren que el programa de desarrollo ha evitado obstáculos técnicos importantes hasta ahora. La planificación de capacidad apunta a un aumento significativo en el número de obleas iniciadas una vez que se incremente la producción, con la expectativa de que múltiples fábricas contribuyan.
A14 supera a los nodos rivales en métricas de escalado de SRAM
El proceso 18A de Intel ha revelado públicamente un tamaño de celda SRAM de alta densidad de 0,021 µm², la misma cifra que TSMC ha utilizado desde N5, y una densidad de macro de hasta 38,1 Mb/mm² reportada en una conferencia anterior. Samsung no ha publicado datos comparables de tamaño de celda para sus nodos más recientes. Si la celda A14 por debajo de 0,017 µm² se logra en producción, TSMC tendría una ventaja numérica clara en el área de SRAM de alta densidad para el período 2028. El nodo subsecuente 14A de Intel se posiciona como competitivo en densidad general, pero no se han publicado cifras específicas de celda SRAM para ese proceso.
La comparación permanece incompleta hasta que aparezcan los silicios de producción y las caracterizaciones macro completas, pero la ventaja direccional en el número de celdas de bit publicado es inequívoca. Los clientes de la fábrica que evalúan hojas de ruta a largo plazo para diseños intensivos en caché ponderarán esta métrica junto con el rendimiento, el consumo de energía, el rendimiento y el costo. La brecha de SRAM, si se mantiene, podría influir en las decisiones para productos que requieren grandes matrices de memoria en chip.
Los aceleradores de IA se beneficiarán directamente de una mayor capacidad de SRAM en el chip
Los modelos de lenguaje grande y otras cargas de trabajo de IA generan una intensa presión sobre el ancho de banda y la capacidad de memoria. La SRAM en chip proporciona el almacenamiento de menor latencia y menor consumo energético para activaciones, pesos y resultados intermedios. Cuando esa SRAM no puede escalar junto con la computación, los aceleradores se vuelven más dependientes de HBM o DDR externos, aumentando tanto el consumo de energía como la latencia. Una reducción de más del 19 por ciento en el área de la celda de bit permite a los diseñadores ampliar el presupuesto de SRAM dentro del mismo contorno del chip o recuperar área para unidades de cómputo adicionales o un mayor ancho de banda de interconexión.
El efecto es multiplicativo: más memoria local mejora la utilización de las unidades aritméticas disponibles y reduce el costo energético por operación. Los propios mensajes de TSMC posicionan al A14 para aplicaciones HPC y AI además de SoC móviles. Ya se ha notado el interés temprano de los clientes en esos segmentos. El resultado práctico dependerá de qué tan eficientemente escalen los circuitos periféricos y de los voltajes y corrientes requeridos por los macros de producción, pero la dirección del cambio en el tamaño de la celda se alinea con las necesidades del mercado.
La densidad macro depende en última instancia de la escala de la circuitería de soporte junto con la celda de bit
Una celda de bit más pequeña es solo el primer paso. Los macros SRAM completos contienen decodificadores de dirección, amplificadores de detección, conductores de escritura, multiplexores de columna y lógica de auto-prueba integrada. Estos bloques de periferia han escalado históricamente más lentamente que la matriz misma. TSMC afirma que la escala según las reglas dimensionales fundamentales permite la mayor densidad de macro reportada hasta la fecha, lo que implica una mejora simultánea en la circuitería de soporte. Comentarios independientes han señalado que las reducciones en la altura de la celda de bit del orden del 16 por ciento y los diseños de periferia optimizados contribuyen al resultado general.
Los diseñadores aún deben verificar que la celda de alta densidad pueda cumplir con los requisitos de tiempo de acceso y voltaje de los distintos niveles de caché. Las cachés L1 y L2 rápidas suelen emplear celdas más grandes y de mayor corriente que la celda de mayor densidad mencionada en los artículos tecnológicos. Por lo tanto, el número publicado representa un límite superior de densidad, no una garantía para cada instancia de memoria en un chip. Sin embargo, la disponibilidad de una opción de alta densidad significativamente más pequeña amplía el espacio de diseño para bloques críticos en capacidad.
Los elementos de empaquetado avanzado extienden el alcance de la plataforma A14 más allá del chip
La descripción del A14 NanoFlex Pro incluye varias funciones de empaquetado e integración. Las vías a través del silicio, una capa de redistribución innovadora que admite un paso de unión SoIC de 4,5 µm y capacitores MiM de alto rendimiento se enumeran como habilitadores para la escalabilidad a nivel de sistema. Estos elementos facilitan ensamblajes multi-die más compactos y una mejor entrega o desacoplamiento de energía dentro de paquetes avanzados. Para productos que ya combinan dies de cómputo con pilas separadas de caché o HBM, el paso de unión más fino y las opciones de interconexión mejoradas pueden reducir la latencia y aumentar el ancho de banda entre los componentes.
La primera versión de A14 conserva la entrega de energía convencional en la cara frontal; se espera una variante posterior con alimentación trasera Super Power Rail aproximadamente un año después. Por lo tanto, los componentes de escritorio y centros de datos de alto rendimiento podrían esperar la revisión con alimentación trasera, mientras que los diseños móviles y de menor consumo pueden adoptar la plataforma inicial. La hoja de ruta de empaquetado refuerza la visión de A14 como una tecnología de sistema más que como un nodo únicamente de escalado de transistores.
Hitos claros se extienden desde el trabajo piloto actual hasta la producción con riesgo en 2027 y volumen en 2028
A14 sigue en la fase de prueba y evaluación por parte de los clientes. La producción de riesgo está programada para 2027, seguida de manufactura en volumen en 2028. El resumen de IEDM confirma el objetivo de producción en volumen. Los resultados internos de pruebas a mediados de 2026 mostraron un rendimiento del dispositivo y rendimientos de SRAM cercanos al 90 por ciento del objetivo, lo que brinda confianza de que el cronograma es realista. Algunos comentarios del mercado han especulado sobre una posible aceleración modesta, pero TSMC no ha avanzado oficialmente la fecha de alta volumen.
La construcción de la fábrica y la instalación de herramientas continúan en apoyo al ramp-up, con una capacidad esperada de decenas de miles de obleas por mes una vez establecida la producción. La ventanilla de varios años permite a los clientes tiempo para completar el diseño, calificar el proceso y preparar el software y la habilitación del sistema. Por lo tanto, los productos construidos sobre A14 es poco probable que aparezcan en volumen antes de 2029, brindando a la industria una ventana predecible para planificar en torno al nuevo límite de densidad y rendimiento.
Las jerarquías de caché futuras en CPUs y GPUs pueden expandirse sin un crecimiento proporcional del chip
Con una celda de alta densidad más pequeña, los arquitectos pueden reconsiderar el equilibrio entre las memorias L1, L2, L3 y las memorias de scratchpad especializadas. Las cachés de último nivel más grandes se vuelven más asequibles en términos de área de silicio, reduciendo potencialmente la necesidad de apilamiento agresivo multi-die únicamente por razones de capacidad. Los diseños de GPU que ya asignan un área sustancial a la memoria local pueden aumentar los tamaños de los búferes o liberar transistores para agregar más multiprocesadores de streaming. El efecto neto es una mayor flexibilidad en el equilibrio entre rendimiento y costo.
Debido a que los wafers A14 seguirán siendo caros, el beneficio económico se manifestará con mayor claridad en productos que anteriormente enfrentaron límites de área estrictos. Se espera que los primeros adoptantes en los segmentos de IA y alto rendimiento aprovechen primero la mayor densidad, seguidos por una adopción más amplia a medida que el proceso madure y los costos disminuyan. La brecha de ocho años desde el último reducción significativa de celda significa que muchas metodologías de diseño existentes se construyeron alrededor de un tamaño de celda estático; estas metodologías ahora se actualizarán para aprovechar la nueva base.
Las realidades de la producción determinarán cuán cerca se alineará el silicio con los números de la conferencia
Las cifras de la celda de conferencia se miden en estructuras de prueba optimizadas bajo condiciones controladas. Los macros de producción deben satisfacer un rango más amplio de requisitos de voltaje, temperatura y confiabilidad mientras coexisten con transistores lógicos e interconexiones complejas. Los circuitos de asistencia, la redundancia y las funciones de mejora del rendimiento añaden área que no se refleja en el tamaño puro de la celda. Las celdas de alta corriente utilizadas para memorias caché críticas en velocidad permanecen más grandes que la celda de alta densidad más densa. El costo del oblea será alto en los primeros años del nodo, por lo que el costo absoluto de la caché puede no disminuir tan rápidamente como aumenta la densidad.
Estas limitaciones son estándar para cualquier nueva tecnología de proceso y no disminuyen la importancia del reducción reportada. Simplemente establecen expectativas de que el beneficio completo a nivel de sistema surgirá gradualmente a medida que los equipos de diseño, proveedores de IP y ingenieros de proceso de fábricas perfeccionen la implementación. El monitoreo de fotografías reales de los chips, divulgaciones de densidad macro y comentarios de clientes después de 2028 proporcionará la verificación definitiva.
La sesión de diciembre de IEDM proporcionará la primera descripción técnica detallada de la plataforma
El artículo titulado “A14 CMOS NanoFlex Pro Platform Technology with 2nd Gen. Nano-sheet and Full Node PPA Benefits for HPC/AI and Mobile SoC Applications” está programado para la tarde del 14 de diciembre de 2026. Autores de TSMC presentarán los resultados de la celda SRAM, las afirmaciones de densidad, los objetivos de rendimiento y consumo, y las características de empaquetado asociadas. Los artículos de conferencia suelen contener más datos cuantitativos, secciones transversales del proceso y caracterización eléctrica que el resumen breve ya público.
Los participantes de la industria examinarán los números medidos frente a los objetivos, la variabilidad de la nueva celda y cualquier discusión sobre la preparación para la producción. La presentación también permitirá una comparación directa con artículos simultáneos de otras fábricas. Hasta esa sesión, la información disponible se basa en el resumen, las declaraciones de la hoja de ruta de la empresa y los informes secundarios consistentes de finales de octubre de 2026. Por lo tanto, la charla en IEDM es el próximo punto de control público importante para la historia del A14 SRAM.
Preguntas frecuentes
¿Cuál es exactamente el tamaño informado de la celda SRAM de alta densidad A14 y cómo se compara con nodos anteriores?
Los informes resumen y de apoyo de TSMC indican que la celda bit SRAM de alta densidad de 6T medirá menos de 0,017 µm². La misma celda ha medido aproximadamente 0,021 µm² desde el proceso N5 introducido en 2020 hasta N3E y N2. Por lo tanto, la reducción supera el 19 por ciento en área, lo que corresponde a un aumento teórico de más del 23 por ciento en el número de celdas que pueden caber en un área de silicio determinada antes de considerar la sobrecarga periférica.
¿Cuándo alcanzará A14 la producción en volumen y cuándo podrían aparecer los primeros productos?
La producción en masa está prevista para 2028. La producción de riesgo está planificada para 2027. Debido al retraso normal entre la calificación del proceso y la finalización del diseño del producto, no se esperan envíos masivos de productos construidos sobre A14 antes de 2029.
¿Cómo se comparan el rendimiento y los objetivos de potencia del A14 con el N2?
Con la misma potencia, se proyecta que el A14 ofrecerá una velocidad un 10–15 % mayor. A la misma velocidad, el consumo de energía se proyecta que disminuirá un 25–30 %. Se espera que la densidad general del chip aumente aproximadamente un 20 % debido a los efectos combinados de la reducción de lógica y SRAM.
¿Una celda de bit más pequeña se traduce automáticamente en un 19 por ciento más de caché en un chip terminado?
No. Los circuitos periféricos que rodean la matriz, los decodificadores, los amplificadores de detección y la lógica relacionada, ocupan área adicional y pueden no escalar exactamente al mismo ritmo. Por lo tanto, la ganancia neta de densidad macro será menor que la reducción bruta del área de la celda, aunque TSMC afirma haber logrado la mayor densidad macro reportada hasta la fecha.
¿Cómo se compara la celda A14 SRAM con las cifras divulgadas por Intel?
La celda de alta densidad de Intel 18A se lista en 0.021 µm², coincidiendo con el tamaño que TSMC ha utilizado desde N5. Si la celda A14 permanece por debajo de 0.017 µm² en producción, TSMC mantendrá una ventaja numérica en esa métrica específica en el período relevante.
¿Por qué el escalado de SRAM ha estado rezagado respecto al escalado de lógica durante tanto tiempo?
La celda de seis transistores es sensible a las variaciones del proceso, la fuga y la estabilidad a bajos voltajes. Mantener márgenes de ruido y capacidad de escritura adecuados mientras se continúa reduciendo los transistores ha resultado más difícil que escalar dispositivos lógicos puros, lo que ha llevado al plateau de varios años observado tras N5.
Descargo de responsabilidad: Esta información general del mercado, posiblemente proveniente de fuentes externas, comerciales o patrocinadas, se proporciona únicamente con fines de referencia y educativos y no constituye asesoramiento financiero o de inversión, una oferta, solicitud o garantía. Renunciamos a toda responsabilidad por su precisión, integridad, confiabilidad y cualquier pérdida resultante. Las inversiones/opciones de trading son arriesgadas; el rendimiento pasado no garantiza resultados futuros. Los usuarios deben investigar, juzgar con prudencia y asumir toda la responsabilidad. Para más detalles, consulte las Condiciones de uso y Divulgación de riesgos de KuCoin.
Aviso: Esta página fue traducida utilizando tecnología de IA para tu conveniencia. Para obtener la información más precisa, consulta la versión original en inglés.