TSMC-এর A14 প্রক্রিয়া একটি প্রধান SRAM সেল আকার হ্রাসের লক্ষ্য রাখে
সেমিকন্ডাক্টর উৎপাদন দীর্ঘদিন ধরে SRAM স্কেলিংকে একটি গুরুত্বপূর্ণ কিন্তু দৃঢ় চ্যালেঞ্জ হিসাবে বিবেচনা করে আসছে। প্রায় পাঁচ দশকেরও বেশি সময় ধরে, লজিক ট্রানজিস্টর উন্নত হয়েছে, যখন অন-চিপ ক্যাশে গঠনকারী উচ্চ-ঘনত্বের ছয়-ট্রানজিস্টর SRAM বিটসেলটি আকারে প্রায় অপরিবর্তিত থাকে। এই অসমতা সিপিইউ, জিপিইউ এবং এআই অ্যাক্সেলারেটরের ডিজাইনারদের ব্যয়বহুল ডাইয়ের ক্রমবর্ধমান অংশকে মেমোরির জন্য ব্যয় করতে বাধ্য করেছে। 2028 সালে ভলিউম উৎপাদনের জন্য নির্ধারিত TSMC-এর আগামী A14 নোডটি এই প্যাটার্নভঙ্গ করার জন্য প্রস্তুত। কোম্পানির পেপারগুলি এবং সম্প্রতির শিল্প রিপোর্টগুলি ইঙ্গিত করে যে, উচ্চ-ঘনত্বের SRAM সেলটি 0.017 বর্গ মাইক্রোমিটারেরও নিচে নেমে আসবে, যা 2020 সালে N5 প্রসেসটি উৎপাদনে আসার পর থেকে মানক হয়েছিল 0.021 µm²-এর 19%এরওবেশি হ্রাসকে নির্দেশ করে।
এই অগ্রগতিটি ডিসেম্বরে ২০২৬ সালে ন্যানোফ্লেক্স প্রো প্ল্যাটফর্মের অধীনে ইন্টারন্যাশনাল ইলেকট্রন ডিভাইস মিটিং-এ বিস্তারিতভাবে উপস্থাপন করা হবে। এটি আট বছরের মধ্যে প্রথম অর্থপূর্ণ হাই-ডেনসিটি SRAM সেল শ্রিংক প্রদান করেছে, যার সাথে ১০–১৫ শতাংশ গতি বৃদ্ধি বা ২৫–৩০ শতাংশ শক্তি হ্রাস এবং N2-এর তুলনায় প্রায় ২০ শতাংশ বেশি সামগ্রিক চিপ ঘনত্ব অর্জন করা হয়েছে। TSMC-এর A14 প্রক্রিয়াটি AI এবং হাই-পারফরম্যান্স কম্পিউটিংয়ের কাজগুলির কারণে চিপের মেমোরির ক্ষমতা এবং দক্ষতার উপর অতিমাত্রায় চাপ পড়ার সময়ে লজিক এবং ক্যাশের স্কেলিংয়ের মধ্যে ভারসাম্য পুনরায় প্রতিষ্ঠা করেছে।
নোডগুলিতে স্থির SRAM মাপের আট বছরের ব্যবহার ব্যয়বহুল ডিজাইন সমঝোতার দিকে নিয়ে গেছে
2020 এর নোড N5 এর চালু থেকে N3 ভ্যারিয়েন্ট এবং বর্তমান N2 ন্যানোশিট জেনারেশন পর্যন্ত, TSMC-এর হাই-ডেনসিটি 6T SRAM বিটসেল এরিয়া 0.021 µm²-এর কাছাকাছি স্থির থাকে। লজিক ডেনসিটি উন্নতি চালিয়ে যায়, কিন্তু প্রায়শই অ্যাক্সেস করা ডেটা সংরক্ষণ করা মেমোরি সেলগুলি সমানুপাতিকভাবে ছোট হয়নি। ফলে, ক্যাশে অ্যারেগুলি পরবর্তী প্রসেস নোডগুলিতে মোট সিলিকন এলাকা এবংওয়েফার খরচের বৃদ্ধি পাওয়া শেয়ার গ্রহণ করে। ডিজাইনাররা অতিরিক্ত ক্যাশে ডাইগুলি স্ট্যাকিং, বড় লেভেল-ক্যাশেগুলিকে আলাদা, কমখরচের চিপলেটগুলিতে স্থানান্তরিত করা, বা অফ-চিপ মেমোরি ট্রাফিকের বৃদ্ধির ফলে বৃদ্ধি পাওয়া পাওয়ার এবং ল্যাটেন্সির জুতোগুলি গ্রহণ করে। AMD-এর X3D প্রসেসরগুলি একটি প্রতিক্রিয়াকে উদাহরণস্বরূপ দেখায়: মূল কম্পিউট ডাইয়ের ঘনত্বের সীমাবদ্ধতা মোকাবেলা করতে, L3-এর অতিরিক্ত ক্ষমতা একটি স্ট্যাকড ডাইয়ের উপরে স্থাপন।
জিপিইউ আর্কিটেক্ট এবং এআই অ্যাক্সেলারেটর দলগুলি ধীরগতির বাহ্যিক হাই-ব্যান্ডউইথ মেমোরির উপর নির্ভরশীলতা কমানোর জন্য চিপের উপর SRAM বাফারগুলি বড় করার চেষ্টায় সমান সীমাবদ্ধতার সম্মুখীন হয়েছিল। এই স্থবিরতা পুরোপুরি নিশ্চিত ছিল না, N2-এ বেটলাইন সংগঠন এবং পিরিফারি লেআউটের উন্নতির মাধ্যমে অ্যারে-স্তরের ঘনত্ব সামান্যভাবে বৃদ্ধি পেয়েছিল, কিন্তু মৌলিক সেল আকারটি অপরিবর্তিত রয়েছে। এই দীর্ঘ সমতলটি বিটসেল ক্ষেত্রফলের প্রকৃত হ্রাসকে কৌশলগতভাবে গুরুত্বপূর্ণ করে তোলে। ২০২৬ সালের শেষদিকের প্রতিবেদনগুলি নিশ্চিত করেছে যে A14-এ চূড়ান্তভাবে সংখ্যা পরিবর্তন হয়েছে, ০.০১৭ µm²-এর কম সেলকে লক্ষ্য করছে, এবং এভাবেই একই ফুটপ্রিন্টের মধ্যে বা কম সিলিকনে একই ক্যাশের জন্য একটি পথপুনরায় খুলেছে।
এক্সাক্ট বিটসেল এলাকা লক্ষ্যগুলি দীর্ঘস্থায়ী ভিত্তি থেকে ১৯ শতাংশের বেশি হ্রাসের নিশ্চয়তা দেয়
পাবলিক প্রকাশ এবং IEDM সারাংশে A14 হাই-ডেনসিটি SRAM সেলটিকে 0.017 মাইক্রোমিটার²-এর কম বলা হয়েছে। N5 থেকে ব্যবহৃত 0.021 মাইক্রোমিটার² রেফারেন্সের তুলনায় এই হ্রাস 19 শতাংশের বেশি; নতুন সংখ্যার উচ্চতম সীমার ভিত্তিতে কিছু গণনা অনুযায়ী, তাত্ত্বিক সেল-লেভেল ঘনত্ব বৃদ্ধি 23–24 শতাংশের কাছাকাছি পৌঁছায়। TSMC এই উন্নতির প্রধান কারণকে ছয়-ট্রানজিস্টর সেলের সম্পূর্ণ আর্কিটেকচারাল পুনর্ডিজাইনের পরিবর্তে মাপের গ্রাউন্ড-রুল স্কেলিংয়ের সাথে সংযুক্ত করেছে। কোম্পানিটি দাবি করেছে যে ফলাফলস্বরূপ SRAM ম্যাক্রোগুলি এখনও পর্যন্ত প্রকাশিত সর্বোচ্চ ঘনত্ব অর্জন করবে। এই সংখ্যাগুলি 14 ডিসেম্বর 2026-এ উপস্থাপনের জন্য নির্ধারিত Shien-Yang Wu এবং Chih-Hao Chang-এর লেখা একটি পেপারের সারাংশে দেখা যায়।
২০২৬ সালের শেষদিকে অনেকগুলি মাধ্যমের স্বাধীন প্রতিবেদনগুলি একই সংখ্যা এবং N5-যুগের সেলের সাথে একই তুলনা উল্লেখ করে। প্রকাশিত বিটসেল এলাকা এবং একটি সম্পূর্ণ মেমরি ম্যাক্রোর কার্যকরী ঘনত্বের মধ্যে পার্থক্য করা গুরুত্বপূর্ণ। সেন্স অ্যামপ্লিফায়ার, ডিকোডার, ওয়ার্ড-লাইন ড্রাইভার এবং টেস্ট সার্কিট্রি অতিরিক্ত এলাকা দখল করে, তাই ব্যবহারযোগ্য ক্যাশে ঘনত্বে শুদ্ধ কোষ সংকুচনের চেয়ে নেট উন্নতি কম হবে। তবুও, আট বছরের স্থিতিশীলতার পরে এই দিকনির্দেশনা পরিবর্তনটি যেকোনো পণ্যের জন্য উল্লেখযোগ্য, যার পারফরম্যান্স চিপের উপরের মেমরির ক্ষমতা দ্বারা সীমাবদ্ধ।
ক্যাশ স্কেলিং এখন ট্রানজিস্টর ঘনত্বের মতোই ডাই অর্থনীতিকে প্রভাবিত করছে
আধুনিক উচ্চ পারফরম্যান্স এবং এআই চিপগুলির একটি বড় এবং বাড়তে থাকা অংশ এসআরএএম-এর জন্য ব্যয় হয়। যখন সেলের আকার ছোট হওয়া বন্ধ হয়ে যায় যখন লজিক ঘনীভূত হতে থাকে, তখন ক্যাশের আপেক্ষিক খরচ বাড়ে। এই গতিশীলতা ইতিমধ্যেই মাল্টি-ডাই ক্যাশে স্ট্যাকিং এবং চিপলেট-ভিত্তিক মেমোরি হাইয়ারার্কির মতো আর্কিটেকচারাল সিদ্ধান্তগুলির দিকে পরিচালিত করেছে। 19 শতাংশেরও বেশি ছোট সেলটি এই প্রবণতা উল্টিয়ে দেয়। ডিজাইন টিমগুলি একটি নির্দিষ্ট ডাই বাজেটের মধ্যে ক্যাশের ক্ষমতা বাড়াতে পারে অথবা অতিরিক্ত কম্পিউট, ইন্টারকনেক্ট, বা বিশেষায়িত অ্যাকসেলারেটরগুলির জন্য অঞ্চল মুক্ত করতে পারে।
এআই প্রশিক্ষণ এবং অনুমান ত্বরণকারীর জন্য, বড় অন-চিপ SRAM বাইরের মেমোরির দিকে ব্যয়বহুল যাত্রার কম্পাঙ্ক কমিয়ে উভয় থ্রুপুট এবং শক্তি দক্ষতা উন্নত করে। মোবাইল এবং ক্লায়েন্ট SoCs পাওয়ার-সংকুচিত ফুটপ্রিন্টে আরও বেশি L2 বা L3 ক্ষমতা সংযুক্ত করে একইভাবে লাভবান হয়। অর্থনৈতিক প্রভাবটি উন্নত প্রযুক্তির ওয়েফারের উচ্চ খরচের কারণে বৃদ্ধি পায়। একটি নির্দিষ্ট ক্যাশে আকারের জন্য প্রয়োজনীয় সিলিকন এলাকা একটি সামান্য হ্রাসও প্রতি ওয়েফারে ভালো ডাইয়ের সংখ্যা বাড়ায় বা আরও আক্রমণাত্মক বিনিংয়ের অনুমতি দেয়। শিল্পের পর্যবেক্ষকদের মতে, এই সময়সীমা 2028-এর পরে বাজারে আসবে এমন পণ্যগুলির জন্য SRAM-এর উন্নতি বিশেষভাবে প্রাসঙ্গিক করে তোলে, যখন মডেলের আকার এবং ডেটা-প্রবাহের intensity-এর ধারাবাহিক বৃদ্ধির সঙ্গে সমপাতিত।
ফুল-নোড পিপিএ এর সংযোগ যুক্তি উন্নতি এবং নতুন এসআরএম ঘনত্ব একত্রিত করে
TSMC এ14 কে N2-এর তুলনায় একটি সম্পূর্ণ নোড স্থানান্তর হিসাবে অবস্থান দিয়েছে। অফিসিয়াল লক্ষ্যগুলি হল একই পাওয়ারে 10–15 শতাংশ গতি বৃদ্ধি বা একই গতিতে 25–30 শতাংশ পাওয়ার হ্রাস, একসাথে মোট চিপ ঘনত্ব-এ প্রায় 20 শতাংশ বৃদ্ধি। ঘনত্বের পরিমাপটি NanoFlex Pro আর্কিটেকচারের অধীনে লজিক স্ট্যান্ডার্ড-সেল উদ্ভাবন এবং SRAM সেল শ্রিংকের মাধ্যমে প্রভাবিত। দ্বিতীয়-প্রজন্মের ন্যানোশিট ট্রানজিস্টরগুলি N2-এ চালু প্রথম-প্রজন্মের ডিভাইসগুলির উন্নতির ভিত্তিতে গঠিত। স্ট্যান্ডার্ড-সেল উচ্চতা এবং ট্র্যাক-উচ্চতা অপ্টিমাইজেশনও এলাকা হ্রাসে অবদান রাখে। প্যাকেজিং-সংক্রান্ত বৈশিষ্ট্যগুলিও প্ল্যাটফর্মের অংশ: থ্রু-সিলিকন ভিয়া, 4.5 µm SoIC বন্ড পিচকে সমর্থনকারী একটি উন্নত রিডিসট্রিবিউশন লেয়ার, এবং হাই-পারফরমেন্স মেটাল-ইনসুলেটর-মেটাল ক্যাপাসিটর।
এই উপাদানগুলি মাল্টি-ডাই পণ্যগুলির জন্য সিস্টেম-লেভেল ইন্টিগ্রেশন সহজ করার জন্য উদ্দেশ্য করা হয়েছে। ট্রানজিস্টর-লেভেল, সেল-লেভেল এবং প্যাকেজিংয়ের উন্নতির সমন্বয়ই TSMC যা একটি ফুল-নোড পাওয়ার-পারফরম্যান্স-এরিয়া উন্নতি হিসাবে বর্ণনা করে। ২০২৬ এর মধ্যভাগে কোম্পানির আয় আলোচনায় উল্লেখিত এবং সাম্প্রতিক রিপোর্টিংয়ে পুনরাবৃত্তি করা হয়েছে যে, প্রাথমিক অভ্যন্তরীণ পরীক্ষার যানবাহনগুলি ইতিমধ্যেই ৯০ শতাংশের কাছাকাছি ডিভাইস পারফরম্যান্স এবং ৯০ শতাংশের কাছাকাছি ২৫৬ Mb SRAM আউটপুট প্রদর্শন করেছে।
পাইলট পর্যায়ের আয় এবং গ্রাহক সম্পৃক্ততা ঝুঁকি উৎপাদনের দিকে স্থির প্রগতি নির্দেশ করে
2026 এর মধ্যভাগে, TSMC জানিয়েছে যে A14-এ পণ্য-সদৃশ পরীক্ষা যানবাহনগুলি লক্ষ্যযুক্ত ডিভাইস পারফরম্যান্সের প্রায় 90 শতাংশ অর্জন করেছে এবং 256 Mb SRAM কাঠামোগুলির উৎপাদন হার একই স্তরের কাছাকাছি। স্মার্টফোন এবং হাই-পারফরম্যান্স কম্পিউটিং অ্যাপ্লিকেশনের জন্য কাস্টমার সংযোগকে সক্রিয় হিসাবে বর্ণনা করা হয়েছে, যেখানে কিছু ডিজাইন কাজ আগের অভ্যন্তরীণ সময়সূচির চেয়ে এগিয়ে চলেছে। নোডটি যাচাই করতে এবং কাস্টমারদের ডিজাইন যাচাইয়ের জন্য সিলিকন প্রদানের জন্য পাইলট উৎপাদন কার্যক্রম চলছে। 2027-এ রিস্ক উৎপাদনের সময়সূচি রয়েছে, এবং 2028-এ উচ্চ-আয়তনের উৎপাদনকে লক্ষ্য করা হয়েছে।
IEDM সারাংশটি স্পষ্টভাবে উল্লেখ করে যে এই প্রযুক্তিটি সেই পরিমাণ উৎপাদনের তারিখের জন্য পথে রয়েছে। এই পর্যায়ে উৎপাদন হারের পরিমাপ করা হয় সাপেক্ষে সহজ পরীক্ষা কাঠামোর উপর, পূর্ণাঙ্গ গ্রাহক পণ্যের উপর নয়, তাই আরও পরিপক্কতা প্রয়োজন। তবুও, প্রতিবেদিত সংখ্যা এবং পাবলিক সময়সূচির বিলম্বের অভাব থেকে বোঝা যায় যে এই উন্নয়ন কর্মসূচি এখনও বড় প্রযুক্তিগত বাধা এড়িয়েছে। ক্ষমতা পরিকল্পনা বলছে যে পরিমাণ বৃদ্ধির সাথে সাথে উল্লেখযোগ্য সংখ্যক ওয়াফার শুরু হবে, এবং একাধিক ফ্যাব অবদান রাখবে।
A14 এসআরএএম স্কেলিং মেট্রিক্সে প্রতিদ্বন্দ্বী নোডগুলির চেয়ে এগিয়ে
ইন্টেলের 18A প্রক্রিয়ায় পাবলিকলি প্রকাশিত একটি হাই-ডেনসিটি SRAM সেল সাইজ 0.021 µm², যা TSMC N5 থেকে ব্যবহার করছে, এবং আগের একটি কনফারেন্সে প্রতিবেদিত 38.1 Mb/mm² ম্যাক্রো ডেনসিটি। স্যামসাং তাদের সর্বশেষ নোডগুলির জন্য তুলনামূলক সেল-সাইজ ডেটা প্রকাশ করেনি। যদি A14 সেল 0.017 µm²-এর নিচে উৎপাদনে বাস্তবায়িত হয়, তাহলে 2028 সময়কালে TSMC হাই-ডেনসিটি SRAM এরিয়ায় স্পষ্ট সংখ্যাগত এগিয়ে থাকবে। ইন্টেলের পরবর্তী 14A নোডটি সামগ্রিক ডেনসিটিতে প্রতিদ্বন্দ্বীতা করার জন্য অবস্থিত, তবে সেই প্রক্রিয়ার জন্য SRAM সেলের নির্দিষ্ট সংখ্যা এখনও প্রকাশিত হয়নি।
উত্পাদন সিলিকন এবং পূর্ণ ম্যাক্রো চরিত্রীকরণ প্রকাশ না হওয়া পর্যন্ত তুলনা অসম্পূর্ণ থাকবে, তবে প্রকাশিত বিটসেল সংখ্যায় দিকনির্দেশনা সুস্পষ্ট। ক্যাশ-ভারী ডিজাইনের জন্য দীর্ঘমেয়াদী রোডম্যাপ মূল্যায়ন করছে এমন ফাউন্ড্রি গ্রাহকরা এই মেট্রিকটিকে পারফরম্যান্স, পাওয়ার, ইয়েল্ড এবং খরচের সাথে তুলনা করবেন। SRAM ব্যবধান, যদি টিকে থাকে, তবে বড় অন-চিপ মেমোরি অ্যারের প্রয়োজনীয় পণ্যগুলির জন্য সিদ্ধান্তকে প্রভাবিত করতে পারে।
এআই অ্যাক্সেলারেটরগুলি উচ্চতর চিপ-এর উপর SRAM ক্ষমতা থেকে সরাসরি লাভবান হবে
বড় ভাষা মডেল এবং অন্যান্য এআই ওয়ার্কলোড মেমোরি ব্যান্ডউইথ এবং ক্ষমতার উপর তীব্র চাপ সৃষ্টি করে। অন-চিপ SRAM এক্টিভেশন, ওজন এবং মধ্যবর্তী ফলাফলের জন্য সবচেয়ে কম ল্যাটেন্সি, সবচেয়ে কম শক্তি ব্যবহারকারী সঞ্চয়স্থান প্রদান করে। যখন সেই SRAM কম্পিউটের সাথে স্কেল করতে পারে না, তখন অ্যাক্সিলারেটরগুলি বাইরের HBM বা DDR-এর উপর বেশি নির্ভরশীল হয়ে পড়ে, যা শক্তি এবং ল্যাটেন্সি উভয়কেই বাড়িয়ে দেয়। বিটসেল এরিয়ায় 19 শতাংশেরও বেশি হ্রাস ডিজাইনারদের জন্য একই ডাইয়ের আকৃতির মধ্যে SRAM-এর বাজেট বাড়ানোর অথবা অতিরিক্ত কম্পিউট ইউনিট বা উচ্চতর ইন্টারকানেক্ট ব্যান্ডউইথের জন্য এরিয়া পুনরুদ্ধার করার অনুমতি দেয়।
প্রভাবটি গুণিতক: বেশি স্থানীয় মেমোরি উপলব্ধ অ্যারিথমেটিক ইউনিটগুলির ব্যবহার বাড়ায় এবং প্রতিটি অপারেশনের শক্তি খরচ কমায়। TSMC-এর নিজস্ব বার্তা A14-কে মোবাইল SoCs-এর পাশাপাশি HPC এবং AI অ্যাপ্লিকেশনের জন্য পজিশন করে। সেই সেগমেন্টগুলিতে প্রাথমিক গ্রাহকের আগ্রহ ইতিমধ্যেই লক্ষ্য করা হয়েছে। ব্যবহারিক ফলাফলটি পিরিফারি সার্কিটগুলির স্কেলিংয়ের দক্ষতা এবং প্রোডাকশন ম্যাক্রোগুলির দ্বারা প্রয়োজনীয় ভোল্টেজ এবং কারেন্টের উপর নির্ভর করবে, তবে সেল-সাইজের পরিবর্তনের দিকটি বাজারের প্রয়োজনীয়তার সাথে সঙ্গতিপূর্ণ।
ম্যাক্রো ঘনত্ব শেষ পর্যন্ত বিটসেলের সাথে সমান্তরালে সম্প্রসারিত সাপোর্টিং সার্কিট্রির উপর নির্ভর করে
একটি ছোট বিটসেল কেবল প্রথম পদক্ষেপ। সম্পূর্ণ SRAM ম্যাক্রোতে ঠিকানা ডিকোডার, সেন্স অ্যাম্প্লিফায়ার, রাইট ড্রাইভার, কলাম মাল্টিপ্লেক্সার এবং বিল্ট-ইন সেলফ-টেস্ট লজিক থাকে। ঐতিহাসিকভাবে, এই পিরিফারি ব্লকগুলি অ্যারের চেয়ে ধীরে স্কেল হয়েছে। TSMC বলেছে যে মাত্রিক গ্রাউন্ড-রুল স্কেলিং এখনও পর্যন্ত সর্বোচ্চ ম্যাক্রো ঘনত্ব অর্জনকে সক্ষম করে, যা সমর্থনকারী সার্কিট্রির একসাথে উন্নতির ইঙ্গিত দেয়। স্বতন্ত্র মন্তব্যগুলি উল্লেখ করেছে যে ১৬ শতাংশের ক্রমের বিট-সেল উচ্চতা হ্রাস এবং অপটিমাইজড পিরিফারি লেআউটগুলি সমগ্র ফলাফলের দিকে অবদান রেখেছে।
ডিজাইনারদের এখনও যাচাই করতে হবে যে হাই-ডেনসিটি সেলটি বিভিন্ন ক্যাশে লেভেলের অ্যাক্সেস-টাইম এবং ভোল্টেজের প্রয়োজনীয়তা পূরণ করতে পারে কিনা। দ্রুত L1 এবং L2 ক্যাশেগুলি প্রায়শই প্রযুক্তি পেপারগুলিতে উল্লিখিত সবচেয়ে ঘন হাই-ডেনসিটি সেলের চেয়ে বড়, উচ্চ-বর্তুল সেল ব্যবহার করে। তাই প্রকাশিত সংখ্যাটি প্রতিটি চিপের মেমোরি উদাহরণের জন্য একটি গ্যারান্টি নয়, বরং ঘনত্বের একটি উচ্চতম সীমা নির্দেশ করে। তবুও, অর্থপূর্ণভাবে ছোট হাই-ডেনসিটি বিকল্পের উপলব্ধতা ক্ষমতা-গুরুত্বপূর্ণ ব্লকগুলির জন্য ডিজাইন স্পেসকে বিস্তৃত করে।
এডভান্সড প্যাকেজিং উপাদানগুলি ডাইয়ের বাইরে A14 প্ল্যাটফর্মের পরিধি বাড়ায়
A14 NanoFlex Pro-এর বর্ণনায় কয়েকটি প্যাকেজিং এবং ইন্টিগ্রেশন বৈশিষ্ট্য রয়েছে। সিলিকনের মধ্যে দিয়ে ভিয়া, একটি 4.5 µm SoIC বন্ড পিচকে সমর্থনকারী একটি উদ্ভাবনী পুনঃবিতরণ স্তর, এবং উচ্চ-পারফরম্যান্স MiM ক্যাপাসিটরগুলিকে সিস্টেম-লেভেল স্কেলিংয়ের জন্য সক্ষম করা হয়েছে। এই উপাদানগুলি উন্নত প্যাকেজের মধ্যে ঘনীভূত মাল্টি-ডাই অ্যাসেম্বলি এবং উন্নত পাওয়ার ডেলিভারি বা ডিকাপলিংকে সহজতর করে। যেসব পণ্যে ইতিমধ্যেই কম্পিউট ডাইগুলি আলাদা ক্যাশে বা HBM স্ট্যাকগুলির সাথে একীভূত হয়েছে, সেগুলির জন্য সূক্ষ্মতর বন্ড পিচ এবং উন্নত ইন্টারকানেক্ট বিকল্পগুলি উপাদানগুলির মধ্যে ল্যাটেন্সি কমিয়ে ব্যান্ডউইথ বাড়াতে পারে।
A14-এর প্রথম সংস্করণটি প্রচলিত ফ্রন্ট-সাইড পাওয়ার ডেলিভারি বজায় রাখে; একটি পরবর্তী সুপার পাওয়ার রেল ব্যাকসাইড-পাওয়ার ভ্যারিয়েন্ট প্রায় এক বছর পরের কথা আশা করা হচ্ছে। তাই হাই-পাওয়ার ডেস্কটপ এবং ডেটা-সেন্টার পার্টগুলি ব্যাকসাইড-পাওয়ার সংস্করণের জন্য অপেক্ষা করতে পারে, যখন মোবাইল এবং কম-পাওয়ার ডিজাইনগুলি প্রাথমিক প্ল্যাটফর্মটি গ্রহণ করতে পারে। প্যাকেজিং রোডম্যাপটি A14-কে শুধুমাত্র ট্রানজিস্টর-স্কেলিং নোড হিসেবে নয়, বরং একটি সিস্টেম টেকনোলজি হিসেবেও দেখার দৃষ্টিভঙ্গিকে শক্তিশালী করে।
বর্তমান পাইলট কাজ থেকে ২০২৭ এর ঝুঁকি উৎপাদন পর্যন্ত এবং ২০২৮ এর আয়তন পর্যন্ত স্পষ্ট মাইলস্টোনগুলি বিস্তৃত
A14 এখনও পাইলট এবং গ্রাহক-মূল্যায়ন পর্যায়ে রয়েছে। ঝুঁকিপূর্ণ উৎপাদন 2027 সালের জন্য পরিকল্পিত, যার পরে 2028 সালে ভলিউম উৎপাদন শুরু হবে। IEDM সারাংশটি ভলিউম-উৎপাদনের লক্ষ্যকে নিশ্চিত করে। 2026 সালের মধ্যভাগে অন্তর্গত পরীক্ষার ফলাফলগুলি দেখিয়েছে যে ডিভাইসের কর্মক্ষমতা এবং SRAM আউটপুট লক্ষ্যের 90 শতাংশের কাছাকাছি, যা নির্ধারিত সময়সূচীটি বাস্তবসম্মত বলে আত্মবিশ্বাস দেয়। কিছু বাজার মন্তব্যে সম্ভাব্য একটি সামান্য ত্বরণের কথা উল্লেখ করা হয়েছে, তবে TSMC আনুষ্ঠানিকভাবে উচ্চ-ভলিউমের তারিখটি এগিয়ে দেয়নি।
র্যাম্পের সমর্থনে ফ্যাব নির্মাণ এবং টুল ইনস্টলেশন চলছে, যেখানে উৎপাদন স্থাপনের পর মাসিক ক্ষমতা লক্ষ লক্ষ ওয়েফারে পৌঁছানোর আশা করা হচ্ছে। বহুবছরের রানওয়েটি গ্রাহকদের ডিজাইন কাজ সম্পন্ন, প্রক্রিয়াটি যাচাই এবং সফটওয়্যার ও সিস্টেম এনেবলমেন্ট প্রস্তুত করার জন্য সময় দেয়। তাই A14-এ তৈরি পণ্যগুলি ২০২৯-এর আগে বড় পরিমাণে দেখা যাওয়ার সম্ভাবনা কম, যা শিল্পকে নতুন ঘনত্ব এবং কর্মক্ষমতার সীমানা নিয়ে পরিকল্পনা করার জন্য একটি পূর্বানুমানযোগ্য জানালা দেয়।
সিপিইউ এবং জিপিইউতে ভবিষ্যতের ক্যাশ হাইয়ারার্কি অনুপাতিক ডাই বৃদ্ধি ছাড়াই বিস্তৃত হতে পারে
একটি ছোট হাই-ঘনত্ব সেল উপলব্ধ থাকায়, স্থপতিদের L1, L2, L3 এবং বিশেষায়িত স্ক্র্যাচপ্যাড মেমোরির মধ্যে ভারসাম্য পুনরায় বিবেচনা করা উচিত। সিলিকন এলাকার দিক থেকে বড় শেষ-স্তরের ক্যাশেগুলি আরও সস্তা হয়ে উঠছে, যা কেবলমাত্র ক্ষমতার জন্য আক্রমণাত্মক মাল্টি-ডাই স্ট্যাকিংয়ের প্রয়োজনীয়তা কমিয়ে দিতে পারে। যেসব GPU ডিজাইন ইতিমধ্যেই স্থানীয় মেমোরির জন্য বড় এলাকা আবদ্ধ করেছে, তারা বাফারের আকার বাড়াতে পারে বা অতিরিক্ত স্ট্রিমিং মাল্টিপ্রসেসরদের জন্য ট্রানজিস্টরগুলি মুক্ত করতে পারে। মোটের উপর, এটি পারফরম্যান্স-বনাম-খরচের ব্যবসা-বাণিজ্যের মধ্যে বড় নমনীয়তা তৈরি করে।
কারণ A14 ওয়াফার মূল্য ব্যয়বহুল থাকবে, অর্থনৈতিক সুবিধাটি সবচেয়ে পরিষ্কারভাবে সেই পণ্যগুলিতে দেখা যাবে যেগুলি আগে কঠিন এলাকা সীমার সম্মুখীন হয়েছিল। এআই এবং হাই-পারফরম্যান্স সেগমেন্টের প্রথম ব্যবহারকারীদের প্রথমে অতিরিক্ত ঘনত্বটি ব্যবহার করার আশা করা হচ্ছে, এরপর প্রক্রিয়াটি পরিপক্ক হওয়ার সাথে সাথে এবং খরচ কমে যাওয়ার সাথে সাথে ব্যাপকভাবে গ্রহণ করা হবে। গত অর্থনৈতিক সেল শ্রিংকের পর থেকে আট বছরের ব্যবধানের কারণে, অনেকগুলি বিদ্যমান ডিজাইন পদ্ধতি একটি স্থির সেল আকারের চারপাশে তৈরি করা হয়েছিল; এই পদ্ধতিগুলি এখন নতুন বেসলাইনটির সুবিধা নিতে আপডেট করা হবে।
উৎপাদনের বাস্তবতা নির্ধারণ করবে সিলিকন কনফারেন্স সংখ্যার সাথে কতটা মিলবে
কনফারেন্স বিটসেল সংখ্যাগুলি নিয়ন্ত্রিত অবস্থায় অপ্টিমাইজড পরীক্ষা কাঠামোর উপর পরিমাপ করা হয়। উৎপাদন ম্যাক্রোগুলিকে লজিক ট্রানজিস্টর এবং জটিল ইন্টারকানেক্টের সাথে সহাবস্থান করতে হবে এবং ভোল্টেজ, তাপমাত্রা এবং বিশ্বস্ততার একটি ব্যাপক পরিসরকে সন্তুষ্ট করতে হবে। সহায়তা সার্কিট, পুনরুৎপাদন এবং আউটপুট বৃদ্ধির বৈশিষ্ট্যগুলি পরিষ্কার সেল আকারের মধ্যে প্রতিফলিত না হওয়া এলাকা যোগ করে। গতি-গুরুত্বপূর্ণ ক্যাশের জন্য ব্যবহৃত উচ্চ-বর্তমান সেলগুলি ঘনতম উচ্চ-ঘনত্বের সেলের চেয়ে বড় থাকে। নোডের প্রথম বছরগুলিতে ওয়েফার খরচ উচ্চ হবে, তাই ক্যাশের পরম খরচ ঘনত্বের চেয়ে দ্রুত কমবে না।
এই সতর্কবাণীগুলি যেকোনো নতুন প্রক্রিয়া প্রযুক্তির জন্য সাধারণ এবং প্রতিবেদিত শ্রিংকের গুরুত্বকে কমায় না। এগুলি শুধুমাত্র এই প্রত্যাশা তৈরি করে যে ডিজাইন টিম, আইপি প্রদানকারী এবং ফাউন্ড্রি প্রক্রিয়া ইঞ্জিনিয়ারদের বাস্তবায়নকে উন্নত করার সাথে সাথে সম্পূর্ণ সিস্টেম-লেভেলের সুবিধা ধীরে ধীরে প্রকাশিত হবে। 2028-এর পরে প্রকৃত পণ্য ডাইয়ের ফটোগ্রাফ, ম্যাক্রো ঘনত্বের প্রকাশ এবং গ্রাহকদের মন্তব্যের নজরদারি চূড়ান্ত যাচাইয়ের জন্য প্রদান করবে।
ডিসেম্বর IEDM সেশনটি প্ল্যাটফর্মের প্রথম বিস্তারিত প্রযুক্তিগত বর্ণনা প্রদান করবে
“এএ১৪ সিএমওএস ন্যানোফ্লেক্স প্রো প্ল্যাটফর্ম টেকনোলজি উপর ভিত্তি করে ২য় প্রজন্মের ন্যানো-শীট এবং এইচপিসি/এআই এবং মোবাইল এসওসি অ্যাপ্লিকেশনের জন্য ফুল নোড পিপিএ সুবিধা” শিরোনামের পেপারটি ২০২৬ সালের ১৪ ডিসেম্বরের অপরাহ্নে উপস্থাপনের জন্য নির্ধারিত। টিএসএমসি-এর লেখকগণ এসআরএএম সেলের ফলাফল, ঘনত্বের দাবি, পারফরম্যান্স এবং পাওয়ার টার্গেট, এবং সমর্থনকারী প্যাকেজিং ফিচারগুলি উপস্থাপন করবেন। কনফারেন্সের পেপারগুলিতে সাধারণত প্রক্রিয়ার ক্রস-সেকশন, ইলেকট্রিক্যাল চ্যারাকটারিজেশন, এবং পরিমাণগত ডেটা বেশি থাকে, যা ইতিমধ্যেই প্রকাশিত সংক্ষিপ্ত সারসংক্ষেপের চেয়ে।
শিল্পের অংশগ্রহণকারীরা পরিমাপিত এবং লক্ষ্যযুক্ত সংখ্যা, নতুন সেলের পরিবর্তনশীলতা এবং উৎপাদন প্রস্তুতির কোনও আলোচনা পর্যালোচনা করবে। উপস্থাপনাটি অন্যান্য ফাউন্ড্রিগুলির সমসাময়িক পেপারগুলির সাথে সরাসরি তুলনা করার সুযোগও দেবে। সেই সেশন পর্যন্ত, উপলব্ধ তথ্যগুলি ২০২৬ সালের শেষ অক্টোবর থেকে অবিচ্ছিন্নভাবে প্রতিবেদিত সারাংশ, কোম্পানির রোডম্যাপ বিবৃতি এবং দ্বিতীয়ক প্রতিবেদনের উপর নির্ভরশীল। তাই IEDM টকটি A14 SRAM গল্পের জন্য পরবর্তী প্রধান পাবলিক চেকপয়েন্ট।
প্রায়শই জিজ্ঞাসিত প্রশ্নাবল�
A14 হাই-ঘনত্ব SRAM সেলের প্রতিবেদিত আকার কী এবং এটি আগের নোডগুলির সাথে কীভাবে তুলনা করা যায়?
TSMC-এর অ্যাবস্ট্রাক্ট এবং সমর্থনকারী রিপোর্টগুলি বলে যে, হাই-ডেনসিটি 6T SRAM বিটসেলটি 0.017 µm²-এর কম হবে। 2020 সালে চালু N5 প্রসেস থেকে N3E এবং N2 পর্যন্ত একই সেলটি প্রায় 0.021 µm² পরিমাপ করা হয়েছে। তাই, পিরিফারি ওভারহেড বিবেচনা না করে, একটি নির্দিষ্ট সিলিকন এলাকায় ফিট হওয়া সেলের সংখ্যায় তত্ত্বগতভাবে 23 শতাংশেরও বেশি বৃদ্ধির সমতুল্য 19 শতাংশেরও বেশি এলাকা হ্রাস পেয়েছে।
A14 কবে ভলিউম উৎপাদনে পৌঁছাবে এবং প্রথম পণ্যগুলি কবে দেখা যাবে?
ভলিউম উৎপাদন ২০২৮ সালের লক্ষ্য। রিস্ক উৎপাদন ২০২৭ সালে পরিকল্পিত। প্রক্রিয়া যোগ্যতা এবং পণ্য ডিজাইন সম্পন্নের মধ্যে সাধারণ বিলম্বের কারণে, A14-এ তৈরি পণ্যগুলি ২০২৯ সালের আগে ভলিউমে পাঠানোর প্রত্যাশা করা হয় না।
A14-এর পারফরম্যান্স এবং পাওয়ার টার্গেট কীভাবে N2-এর সাথে তুলনা করে?
একই শক্তিতে, A14-এর গতি 10–15 শতাংশ বেশি হওয়ার প্রত্যাশা। একই গতিতে, বিদ্যুৎ খরচ 25–30 শতাংশ কমার প্রত্যাশা। যৌথভাবে লজিক এবং SRAM স্কেলিংয়ের মাধ্যমে সামগ্রিক চিপ ঘনত্ব প্রায় 20 শতাংশ বৃদ্ধির প্রত্যাশা।
ছোট বিটসেল কি স্বয়ংক্রিয়ভাবে একটি সম্পন্ন চিপে ১৯ শতাংশ বেশি ক্যাশে তৈরি করে?
না। অ্যারেকে ঘিরে থাকা পিরিফারি সার্কিটগুলি, ডিকোডার, সেন্স অ্যাম্প্লিফায়ার এবং সংশ্লিষ্ট লজিক অতিরিক্ত ক্ষেত্র দখল করে এবং ঠিক একই হারে স্কেল হতে পারে না। তাই নেট ম্যাক্রো ঘনত্বের লাভ কম হবে, যদিও TSMC দাবি করে যে এটি এখন পর্যন্ত প্রকাশিত সর্বোচ্চ ম্যাক্রো ঘনত্ব।
A14 SRAM সেলটি ইন্টেলের প্রকাশিত পরিসংখ্যানের সাথে কীভাবে তুলনা করা যায়?
ইন্টেলের 18A হাই-ডেনসিটি সেলটি 0.021 µm² হিসাবে তালিকাভুক্ত করা হয়েছে, যা TSMC যা N5 থেকে ব্যবহার করছে তার সাথে মিলে যায়। যদি A14 সেলটি উৎপাদনে 0.017 µm²-এর নিচে থাকে, তাহলে প্রাসঙ্গিক সময়কালে TSMC এই নির্দিষ্ট মেট্রিকে সংখ্যাগত সুবিধা অর্জন করবে।
SRAM স্কেলিং কেন এতদিন লজিক স্কেলিংয়ের পিছনে পড়ে ছিল?
ছয়-ট্রানজিস্টর সেলটি প্রক্রিয়া পরিবর্তন, লিকেজ এবং নিম্ন ভোল্টেজে স্থিতিশীলতার প্রতি সংবেদনশীল। ট্রানজিস্টরগুলি ছোট করতে থাকাকালীন যথেষ্ট নয়েজ মার্জিন এবং লেখার ক্ষমতা বজায় রাখা শুদ্ধ লজিক ডিভাইসগুলির স্কেলিংয়ের চেয়ে বেশি কঠিন প্রমাণিত হয়েছে, যা N5-এর পরে দেখা গিয়েছে বহুবর্ষীয় প্লেটিও।
দায়বদ্ধতা হ্রাস: এই সাধারণ বাজার তথ্য, যা সম্ভবত তৃতীয় পক্ষ, বাণিজ্যিক বা প্রচারিত উৎস থেকে আসে, শুধুমাত্র রেফারেন্স এবং শিক্ষামূলক উদ্দেশ্যে প্রদান করা হয়েছে এবং এটি আর্থিক বা বিনিয়োগ পরামর্শ, অফার, আহ্বান বা গ্যারান্টি হিসেবে কাজ করে না। এর সঠিকতা, পূর্ণতা, বিশ্বস্ততা এবং যেকোনো ফলাফলের ক্ষতির জন্য আমরা দায়বদ্ধতা অস্বীকার করি। বিনিয়োগ/ট্রেডিংয়ের ঝুঁকি রয়েছে; অতীতের পারফরম্যান্স ভবিষ্যতের ফলাফলের গ্যারান্টি দেয় না। ব্যবহারকারীদেরকে গবেষণা করতে, সতর্কভাবে বিচার করতে এবং সম্পূর্ণ দায়বদ্ধতা নিতে হবে। আরও বিস্তারিতজন্য, KuCoin-এর Terms of Use এবং Risk Disclosure পরামর্শ করুন।
ডিসক্লেইমার: আপনার সুবিধার্থে এই পৃষ্ঠাটি AI প্রযুক্তি ব্যবহার করে অনুবাদ করা হয়েছে। সবচেয়ে সঠিক তথ্যের জন্য, মূল ইংরেজি সংস্করণটি দেখুন।