سامسونج وSK Hynix تختلفان في استراتيجيات تصميم HBM

في مؤتمر Hot Chips، وافقت سامسونج وSK هايكسيل على أن وحدات معالجة الرسومات والذاكرة وتصنيع الرقائق والتغليف يجب أن تُصمم كنظام واحد. منذ ذلك الحين، انقسمت حلولهما.

تقوم سامسونغ بتحويل الرقاقة الأساسية إلى جزء نشط في النظام. فهي تخطط لنقل وحدة تحكم الذاكرة من وحدة معالجة الرسوميات إلى الرقاقة المنطقية الأساسية، مما يحرر ما بين 5-10% من مساحة وحدة معالجة الرسوميات لاستخدامها في مزيد من الحسابات، وقد يزيد الأداء بنسبة 10-20%. كما يمكن تشغيل عمليات الذكاء الاصطناعي الانتقائية على الرقاقة الأساسية لتقليل نقل البيانات. على المدى الطويل، تعمل على تطوير تقنية zHBM التي تُكدّس وحدة معالجة الرسوميات والذاكرة العشوائية بشكل مباشر، وتتوقع خفض استهلاك الطاقة للذاكرة العشوائية بنسبة حوالي 70% مع زيادة النطاق الترددي بأكثر من الضعف.

تركز SK هايبريس على التكديس الأعلى وإدارة الحرارة والتشوه الناتجين. وقد أكدت أن تكديس HBM4 المكون من 12 طبقة دخل مرحلة الإنتاج، بينما دخل الإصدار المكون من 16 طبقة مرحلة التحقق من قبل العملاء. إن الربط المختلط هو الطريق نحو التكديس الذي يصل إلى 20 طبقة وأكثر، حيث يسمح باستخدام شرائح أكثر سمكًا ومسافات أضيق. إن منهجية iHBM الخاصة بها تضيف مسارًا مخصصًا لتوصيل الحرارة داخل المناطق الأكثر سخونة في التكديس. لم يعد هذا التنافس متعلقًا فقط بالعرض الترددي والسعة. إن بنية الرقاقة الأساسية والتغليف المتقدم أصبحا ساحة المعركة الحاسمة.

في محادثة Hot Chips عام 2026، أطلقت سامسونج إلكترونيكس zHBM، وهو الشكل النهائي لتطور ذاكرة النطاق الترددي العالي. يتجاهل هذا المفهوم طبقة الوسيط 2.5D، ويرفع DRAM بشكل عمودي فوق شرائح الحوسبة مثل GPU، ليشكل بنية تكامل ثلاثية الأبعاد حقيقية، بهدف خفض استهلاك طاقة DRAM بنسبة 70% وزيادة النطاق الترددي بمقدار 2.3 مرة مقارنة بـ HBM4E.

حددت سامسونج خارطة طريق على ثلاث مراحل لتحويل الرقاقة الأساسية من قناة نقل بيانات سلبية إلى شريك حسابي نشط. المرحلة الأولى تنقل وحدة تحكم الذاكرة من xPU إلى الرقاقة الأساسية لاسترداد مساحة السيليكون؛ المرحلة الثانية تضيف للرقاقة الأساسية قدرات توسيع الذاكرة وحساب الانتباه؛ المرحلة الثالثة تحقق في النهاية zHBM.

بعد ذلك، دعونا نلقي نظرة على حل سامسونج.

خلال الخطاب، قدموا بعض المخططات التي تُظهر اتجاهات تطور HBM5 من حيث المواصفات. على الرغم من أن كل شيء لم يُحسم بعد، إلا أنه من المثير للاهتمام الاطلاع على المخطط في الزاوية العلوية اليمنى.

يُعد محرك الحالة الصلبة HBM5 بسعة 60 جيجابايت وعرض نطاق 6 تيرابايت/ثانية ممتازًا. دعونا نحسب البيانات الدقيقة: عرض النطاق 6 تيرابايت/ثانية مع 2048 قناة يعني أن سرعة نقل كل دبوس تبلغ 23.5 جيجابت/ثانية. إن أسرع سرعة لدينا حاليًا هي 16 جيجابت/ثانية، وهي تقدم هائل، ويمكن تحقيق هذا الهدف على الأرجح باستخدام عقد منطق متقدمة. إذا كانت سعة كل شريحة 3 جيجابايت والسعة الإجمالية 60 جيجابايت، فستكون ارتفاع التكديس 20 طبقة.

في شريحة أخرى، أكدت سامسونج أن معدل نقل كل دبوس لـ HBM4E يبلغ 16 Gbps. كما تم التحقق من حساباتنا السابقة لـ HBM5 في الرسم البياني أدناه.

الميزة الواضحة لسامسونغ تكمن في امتلاكها شرائح المنطق المطورة ذاتيًا، بينما تحتاج ميموريك وSK هايليتس إلى التعاون مع أطراف أخرى للحصول على هذه الشرائح. وتؤكد سامسونغ على ميزتها الخاصة وتوضح أهمية الشرائح المخصصة. تستخدم سامسونغ تقنية 1C لتصنيع ذاكرة الوصول العشوائي وتقنية 4 نانومتر لتصنيع شرائح المنطق، مما يقلل بشكل ملحوظ من استهلاك الطاقة للشرائح. يُلمح الرسم التوضيحي التالي إلى ميموريك، التي تستخدم تقنية DRAM لتصنيع شرائح المنطق في شرائح الذاكرة HBM4.

الأفضل من ذلك، كما ذُكر سابقًا، قسمت سامسونغ خارطة طريق المنتجات بوضوح إلى ثلاث مراحل. سنقدمها واحدة تلو الأخرى.

عند وجود عقد منطقية داخل القاعدة، يقل حجم الهيكل الفيزيائي لوحدة HBM PHY ويزداد كفاءتها الطاقية. وهذا يعني أن حجم الوحدة بين الرقائق التي تربط HBM وXPU سيكون أصغر. وهذا يحمل ميزتين:

زيادة المساحة في XPU لإجراء المزيد من الحسابات؛

زيادة المساحة المتاحة لقاعدة HBM لتمكين وظائف أكثر تقدمًا.

العيب الناتج عن تقليل الحجم هو كثافة الحرارة الأعلى في هذه المناطق. بشكل مثير للاهتمام، قدموا الأبعاد الفعلية لوحدة PHY في أجيال مختلفة من HBM.

كما ذكرت سامسونج أنها لا تفضل استخدام UCIe في روابط D2D بسبب حجمه الأكبر واستهلاكه الأعلى للطاقة لكل بت. وأشارت إلى أن تنفيذ PHY المخصص لديها يوفر أداءً أفضل. أثناء الانتقال إلى HBM5، عرضت مفهوم كتلة مسار الحرارة المتكاملة (HPB) لتبريد منطقة D2D PHY.

مزايا رئيسية أخرى هي نقل وحدة تحكم الذاكرة إلى شريحة أساسية مخصصة. هذا يحرر مساحة على شريحة XPU يمكن استخدامها لتشغيل مزيد من وحدات معالجة الفاصلة العائمة.

الميزة الجديدة في دمج العقد المنطقية على القاعدة تكمن في القدرة على تحقيق SRAM. إذا تلفت وحدة ما في طبقة DRAM، يمكن تخزين المعلومات الموجودة في تلك الوحدة مؤقتًا في SRAM، وسيبحث وحدة تحكم الذاكرة عن هذه المعلومات من SRAM بدلاً من البحث عنها في وحدة DRAM التالفة. يمكن تصور SRAM كدفتر ملاحظات احتياطي، يعمل كدفتر ملاحظات مؤقت لحفظ البيانات التي لا يمكن تخزينها في وحدات DRAM التالفة.

استخدام العقد المنطقية كقاعدة يعني أنه إذا كانت حجم الترانزستورات صغيرًا، فسيكون أيضًا حجم السيليكون المستخدم للعديد من هذه الوظائف صغيرًا. يمكن تخصيص المساحة المُوفَّرة لأغراض متعددة، مثل تحسين القابلية للإصلاح والتوافر والصيانة (RAS)، وإجراء الاختبارات، وجمع بيانات التليمتري حول صحة/حالة طبقات ذاكرة HBM. نظرًا لأن بيانات التليمتري الخاصة بـ HBM هي ثاني أكبر عامل يؤدي إلى فشل التدريب، فإن بيانات التليمتري الخاصة بـ HBM ستكون مفيدة جدًا.

إذا كان هناك مساحة سيليكون متبقية، فيمكن بناء آخر. يُستخدم وحدة تحكم توسيع الذاكرة لتوصيل تكديس HBM آخر خلف التكديس الأول، أو لإدخال رقائق DRAM لتوسيع الذاكرة.

أخيرًا، بما أن الترانزستورات المنطقية متاحة، لماذا لا ندمج بعض وظائف الحساب أيضًا على الرقاقة؟ الميزة هي أن العمليات الحسابية مثل ضغط المصفوفات أو الترميز يمكن إجراؤها على رقاقة المنطق دون مغادرة الرقاقة الأساسية، مما يوفر مزايا من حيث التأخير والكفاءة.

إذا سارت الأمور على ما يرام، فمن الناحية النظرية يمكن بناء المُسرّع الدقيق في الزاوية السفلية اليمنى. من السهل رسم مثل هذا المخطط، وهو مثير من الناحية المفاهيمية، لكن ما إذا كان يحقق تحسينًا ملموسًا في الأداء الفعلي لا يزال موضع شك.

المرحلة الأخيرة هي استخدام رقائق قاعدة مخصصة وHBM، ووضعها على رقائق المنطق. المسافة بين رقاقة الحوسبة ورقاقة الذاكرة قصيرة جدًا، لذا فإن بتات البيانات تحتاج إلى نقلها على مسافة أقصر، مما يحسن كفاءة الطاقة ويزيد عرض النطاق الترددي للذاكرة بسبب القدرة على استخدام مسارات بيانات متوازية أكثر داخل منطقة الرقاقة (وليس فقط على الحافة الأمامية للرقاقة).

كل هذا ليس سهلاً، لكن من الحاسم للشركة وضع خارطة طريق لتحسينات تقنية. وهذا يدل على ثقتها في إطلاق منتجات أفضل في المستقبل، وهو أمر جيد للشركة. أما ما إذا كان السوق مستعدًا لقبول هذا المنتج، فهذا أمر آخر.

قال لي جايسيك، نائب رئيس هندسة التغليف في شركة SK Hynix الأمريكية، في مؤتمر Hot Chips 2026 في 23 أغسطس أن SK Hynix تتوقع أن تقنية الترابط المختلط لن تلبي متطلبات HBM4E، مما يعني أن الانتقال الأكثر ترقبًا في صناعة تغليف الذاكرة لن يحدث قبل HBM5.

كما وصفه، تكمن المشكلة في أن السُمك الإجمالي لمكعب HBM محدود بـ 775 ميكرومتر — وهي السُمك القياسي لشرائح المنطق بقطر 300 ملم — وبالتالي، فإن كل طبقة إضافية من DRAM تتطلب شرائح أرق وفجوات أضيق. حاليًا، يتم إجراء شهادات العملاء على HBM4 عالي الكثافة بـ 16 طبقة (سعة مكعب واحد 48 جيجابايت، في حين أن HBM4 عالي الكثافة بـ 12 طبقة تم إنتاجه بالفعل)، حيث تم تقليل سُمك الشريحة الأساسية إلى حوالي 50 ميكرومتر وتخفيض الفجوة بين الشرائح إلى النصف. كما تناولت كلمة لي تفاصيل بنية التبريد iHBM التي أطلقتها الشركة بعد ثلاثة أشهر من إصدارها في مايو. وأوضح لي أن هذه البنية لديها قيد متمثل في أن وحدة التبريد لا يمكن تطبيقها على أي منتج HBM تم تصميمه مسبقًا.

JED EC رفع معيار HBM4 الحد الأقصى للسمك من 720 ميكرومتر المستخدم في HBM3E إلى 775 ميكرومتر، مما خفف الضغط الناتج عن استخدام تقنية الترابط المختلط. وقال لي إن عند تركيب لوحة التبريد على تغليف GPU، يتم تقليل جزء من شريحة المنطق وطبقات تكدس الذاكرة، لكشف السيليكون العاري. وبما أن سمك شريحة المنطق هو 775 ميكرومتر، فإن أي زيادة إضافية في ارتفاع شرائح الذاكرة ستتجاوز ارتفاع المعالج المجاور. "هذا هو الحد الأقصى الذي يمكننا تحقيقه حاليًا، لأن سمك شريحة المنطق هو أيضًا 775 ميكرومتر." قال لي.

الرقائق الأرق تعني نسبة أعلى من طبقات الأكسيد داخل الطبقات المكدسة، بينما تمتلك طبقات الأكسيد موصلية حرارية أدنى بكثير من السيليكون. بالإضافة إلى ذلك، ارتفعت سرعة الدبابيس من 1 جيجابت في الثانية في HBM المبكر إلى 8 جيجابت في الثانية في HBM4، مما يزيد من استهلاك الطاقة في نفس المساحة. تُظهر بيانات SK هايكسيل نفسها أن الحمل الحراري ارتفع بمتوسط 2.2 مرة عبر الأجيال المختلفة لـ HBM المذكورة، ويتضاعف عدد الطبقات المكدسة كل جيلين.

إن عملية التشكيل بالعودة الكبيرة للحشو السفلي (MR-MUF) الخاصة بالشركة، والتي تقوم بجمع ووضع جميع الرقائق وربطها في دفعة واحدة من التسخين، قد تسببت في تقليل الأرباح: وفقًا للي، فإن الحشو قلل الفجوة إلى النصف مع التحكم في الانحناء للرقائق الأصغر من 50 ميكرومتر، وهو التحدي التصنيعي الرئيسي لـ 16-Hi.

في مايو الماضي، تعهدت سامسونغ علنًا باستخدام تقنية الترابط المختلط لإنتاج HBM4، بينما اعتبرت SK هايليتس تقنية الترابط النحاسي-النحاسي كخيار بديل لتقنية MR-MUF المتقدمة. بعد ذلك، JED EC تم تخفيف قيود السُمك، مما جعل تقنية الترابط المختلط غير ملحة حالياً. حاليًا، تناقش الصناعة رفع سُمك التراكيب المكونة من 20 طبقة إلى ما بين 825 و900 ميكرومتر، مما سيؤخر مرة أخرى انتشار تقنية الترابط النحاسي.

في مارس، ادّعى خبراء الصناعة أن SK هايريتس أصدرت أول طلبية لإنتاج مزيج مدمج بكميات كبيرة، وهي مجموعة من أنظمة السلك الواحد بقيمة حوالي 20 مليار وون كوري (15 مليون دولار أمريكي) تجمع بين أدوات Applied Materials وBesi. وتتوقع Counterpoint Research أن تدخل هذه التقنية مرحلة الإنتاج الكامل لـ HBM حوالي عامي 2029 إلى 2030 مع إطلاق HBM5.

وفقًا لخطة SK Hynix، لا تزال تقنية الترابط المختلط في مرحلة البحث والتطوير، وهي مخصصة للهياكل المكدسة بطبقة 20 فما فوق، ولا تزال SK Hynix تقرر أي منتج سيتم تطبيق هذه التقنية عليه أولًا. لم يكشف السيد لي عن أي جيل محدد من المنتجات، لكن بعد استبعاد HBM4E، فمن المرجح أن HBM5 سيكون أول نموذج يطبق هذه التقنية. تربط هذه التقنية أسطح اللوحات النحاسية المسطحة والأكسيدية عند درجة حرارة الغرفة، ثم تستخدم التمدد الحراري للنحاس أثناء عملية التصلب لتشكيل الترابط.

قال لي: "إن هذه العملية التي تبدو بسيطة هي في الواقع صعبة للغاية. نحن بحاجة إلى 16 طبقة أو حتى 20 طبقة لتحقيق الترابط المختلط، وهو ما يختلف تمامًا عن التكديس الأحادي الطبقة." إن إزالة المُرتفعات الدقيقة بالكامل تسمح بزيادة سمك الشريحة الأساسية بنسبة 24٪ عند ارتفاع 20 طبقة، مع خفض المقاومة الحرارية بنسبة حوالي 35٪ مقارنة بـ MR-MUF بنفس الارتفاع، كما يمكن أن يكون فاصل المُرتفعات (وفقًا لرسم طبقات الشريحة) أقل من 18 ميكرومترًا، بينما يكون الفاصل الحالي لـ MR-MUF 30 ميكرومترًا. تحت فاصل المُرتفعات الخاص بـ HBM4، لا تزال المُرتفعات الدقيقة التقليدية مناسبة، وكل مرة JED EC عند رفع الحد الأقصى للسمك، تظل MR-MUF قابلة للتطبيق وتستمر في المنتجات القادمة.

يُزعم أن مفهوم iHBM يُدمج كتلًا موصلة للحرارة وعازلة في منطقة PHY بين الرقائق على الرقاقة الأساسية (منطقة الحرارة الحرجة عند ذروة كثافة الطاقة)، مما يقلل المقاومة الحرارية بأكثر من 30%.

عرض لي شرائح قارنت مباشرةً iHBM مع حلول وحدة مسار التبريد (Heat Path Block) من سامسونغ. تستخدم وحدة مسار التبريد من سامسونغ أعمدة تبريد مخصصة لنقل الحرارة من تجميع الرقائق، بينما تدّعي إعادة تصميم دائرة رقاقة ميكرون تحسين كفاءة الطاقة بأكثر من 20%. جميع هذه الادعاءات هي من الشركات المصنعة، وتستخدم معايير قياس مختلفة. خططت تصاميم SK هايليتس وسامسونغ لاستخدامها في HBM5، لكن من المتوقع ألا يتم إنتاجها بكميات كبيرة قبل عام 2028. أشار لي إلى أن هذه الوحدات، نظرًا لأنها تقع داخل التغليف مع رقاقة D2D PHY، تتطلب تحسينًا وفقًا لتصميم العميل، ولا يمكن تطبيقها على أجيال الرقائق التي تم تصميمها مسبقًا، مما يجعل iHBM عملًا مصممًا بالتعاون. "هذا خيار يمكننا القيام به جيدًا، لكننا لا نستطيع تطبيقه على أجيال الرقائق التي قمنا بتصميمها مسبقًا."

في جلسة الأسئلة والأجوبة، أشار تانج بينيت من SemiAnalysis إلى أن تكديس الذاكرة بشكل أعلى يقلل من معدل الإخراج الخاص بالشريحة نفسها. عند التشغيل على مستوى الخلايا، تبلغ سعة الإخراج للـ DRAM حوالي 20 تيرابايت/ثانية لكل سنتيمتر مربع؛ بينما يصل أقصى معدل إخراج لتكديس بارتفاع 20 طبقة إلى حوالي 4 تيرابايت/ثانية، كما أن إنتاج HBM يتطلب طاقة تصنيع أعلى بكثير مقارنة بـ DDR5 أو LPDDR بنفس المواصفات. وقال بينيت: "عندما يصل ارتفاع التكديس إلى 20 طبقة، فإن متوسط سرعة هذه الذاكرة يصبح أبطأ من DDR5. لماذا نستفيد من ارتفاع تكديس HBM بدلاً من وضع ذاكرة أرخص بشكل ذكي حولها؟"

أجاب لي أن أحمال التدريب تتطلب كلًا من النطاق الترددي والقدرة، ثم أضاف أن عملية الاستدلال يمكنها تحقيق التوازن بين الاثنين، من خلال الاحتفاظ بخزانة المفاتيح والقيم في ذاكرة ذات نطاق ترددي عالٍ، مع تفريض جزء من العمل إلى ذاكرة LPDDR. وقد تم تطبيق هذه التقنية الفاصلة بالفعل في منتجات مثل منصة NVIDIA Vera Rubin، التي تم تصميمها خصيصًا لهذا الغرض من خلال تجميع LPDDR5X وHBM4 عبر بروتوكول NVLink-C2C. بالإضافة إلى ذلك، فإن المواصفات الموحدة للذاكرة المضيئة ذات النطاق الترددي العالي التي طورتها SK Hynix وSanDisk تمدد هذا المفهوم الطبقي ليشمل ذاكرة NAND.

في حديثه عن الحلول الطبقية، قال لي: "هذا أيضًا قضية نحتاج إلى التفكير فيها في المستقبل." وفقًا لتقارير يناير، حصلت SK هايليتس على حوالي 70٪ من طلبات شرائح HBM من الجيل Vera Rubin من NVIDIA، وستستخدم جميع هذه الشرائح تقنية MR-MUF. وأوضح لي أن الشركة لم تتخذ قرارًا بعد بشأن أي منتج سيستخدم تقنية MR-MUF أولاً.

في الخطاب، ستستكشف ميكرون تكنولوجيز هياكل الذاكرة المتطورة في مجال الذكاء الاصطناعي. ومن المعلوم أن ميكرون تكنولوجيز ستقدم شرحاً مفصلاً لكيفية جعل ذاكرة النطاق الترددي العالي وتقنيات التغليف المتقدمة جوهر تصميم أنظمة الذكاء الاصطناعي.

افتتحت ميكرون كلمتها بنظريات الحدود الحديثة لفعالية الحوسبة عند OpenAI، موضحةً لماذا تعتبر الذاكرة حاسمة لتوسيع نماذج اللغة. وأشارت ميكرون إلى وجود علاقة قوة بين حجم النموذج وحجم مجموعة البيانات وكمية الحوسبة المستخدمة في التدريب، واعتبرت أن هذه العوامل الثلاثة يجب أن تتوسع بالتوازي لتحسين أداء نماذج اللغة. والذاكرة هي المورد الأساسي الذي يربط بين هذه العوامل الثلاثة.

الآن دعونا نتحدث عن عقدة الذاكرة. تشير ميكرون إلى أن أداء TFLOPS (الأداء العائم) لمُسرّعات الذكاء الاصطناعي ينمو حوالي ثلاثة أضعاف كل سنتين، بينما ينمو عرض النطاق الترددي للذاكرة الإضافية 2.5D (مثل HBM) بأقل من ضعفين كل سنتين. إن هذا الفجوة المتزايدة هو السبب في أن تقنية الذاكرة أصبحت عاملًا حاسمًا يحد من أداء أنظمة الذكاء الاصطناعي.

تُعرّف ميكرون HBM كجسر بين الحوسبة والذاكرة، وتتتبع التحسينات المتزايدة في السعة والعرض الترددي وكفاءة الطاقة عبر الأجيال من HBM2e إلى HBM5. يجب أن تستمتع حقًا بهذه المؤتمرة التقنية التي لا تحتوي على تسمية محور Y.

هنا، تُظهر ميكرون وحدة معالجة رسومية نموذجية بمساحة تغليف تزيد عن 12000 ملم²، وتتضمن شريحة أساسية وثمانية وحدات ذاكرة HBM4. وهذا يعني أنه عند استخدام 12 طبقة من ذاكرة HBM4، يمكن أن تتجاوز مساحة شريحة الذاكرة ثمانية أضعاف مساحة شريحة GPU نفسها. إنها عرض واضح جدًا.

HBM رفعت حد عرض النطاق الترددي للذاكرة، وغيّرت حدود قيود الذاكرة، مما يسمح لعبء العمل المكثف للذاكرة في الذكاء الاصطناعي بالعمل بشكل أسرع قبل الوصول إلى حدود الذاكرة.

يقدم ميكرون الآن عرضًا تفصيليًا عن ما هو HBM وتطور كل جيل من HBM. تُظهر جدول المنتجات التطور من HBM1 إلى HBM4. كل جيل من HBM زاد من معدل البيانات وعدد القنوات الزائفة وارتفاع التكدس، مما يوفر عرض نطاق ترددي أعلى وسعة أكبر.

طريقة تثبيت HBM هي نفسها الطريقة القياسية EC C RDIMM مختلف. يوضح الرسم البياني أدناه كيفية تكامل تجميع HBM مع GPU أو معزز في نظام متكامل متنوع، وتعبئته على شكل تغليف على مستوى النظام (SiP)، بدلاً من كونه وحدة قابسة مستقلة. أعتقد أن العديد من الأشخاص في STH قد رأوا هذا التصميم من قبل.

يتضمن كل رقاقة DRAM قنوات مستقلة متعددة، وكل قناة تحتوي على قناتين وهميتين، وتُحمل رقاقة HBM3E 128 بنكًا لكل رقاقة، بينما تضاعف HBM4 هذا العدد إلى 256 بنكًا. تقع رقاقة الأساس بين المضيف وكدسة DRAM، حيث تستخدم جانب المضيف PHY بـ micro-bumps، ويستخدم جانب الكدسة PHY بـ 3D TSV، وتُربط عبر طبقة وسيطة عالية الكثافة من نقطة إلى نقطة، مع زيادة من 1K IO في HBM3E إلى 2K IO في HBM4.

Micron تُظهر الآن التوازن بين الأداء والسعة. لكنهم لم يُظهروا حقًا الفرق بين مساحة PCB واستهلاك الطاقة هنا. ربما سيتم عرض ذلك في شرائح لاحقة؟

تلاحظ ميموريك الآن التكلفة الناتجة عن هذه السرعة في شرائح السيليكون. إن تعقيدات تصميم البنية، والتغليف المتقدم، وعمليات التصنيع تعني أن كمية السيليكون المطلوبة لتحقيق سعة HBM3E المكافئة لـ DDR5 تبلغ حوالي ثلاثة أضعاف كمية DDR5.

ثم خلصت ميكرون في كلمتها إلى مواصفات الذاكرة الداعمة للابتكار في الذكاء الاصطناعي، بما في ذلك الأداء والسعة واستهلاك الطاقة.

تُدفع تقدم تقنيات SiP من خلال روابط I/O أسرع وطبقات وسطية أكبر، بما في ذلك تصاميم I/O أسرع، وSERDES مُحسّنة للذاكرة وPHY بين الرقائق، وأجهزة البصريات المُدمجة مع التوصيلات. كما تُشكل SiPs الأكبر حجمًا القائمة على تقنيات مثل CoWoS-L وCoWoS-R، بالإضافة إلى لوحات زجاجية، جزءًا من مسار تطور تقنيات التغليف.

الآن دعونا نتحدث عن الموثوقية، بما في ذلك التفاعل بين التغليف والرقائق وتحديات RAS. في أجهزة HBM المتكاملة بشكل غير متجانس، يؤدي عدم توافق معاملات التمدد الحراري بين المواد المختلفة إلى ضغوط ميكانيكية حرارية. في الواقع، من منظور أوسع، هذه بالضبط واحدة من أكبر التحديات التي واجهتها Cerebras في عملية تنفيذ WSE. EC يُقسم نطاق C إلى طبقتين: أولاً HBM3، على مستوى النظام، يستخدم كل وصول بعرض 256 بت 16 بتًا ميتاً؛ ثانياً تنفيذ مبني على الرموز على الرقاقة لـ Reed-Solomon EC ج.

لضمان التحكم في الحرارة، فإن زيادة نشاط رقائق DRAM، وارتفاع التجميع، ووظائف أساسية أكثر تطورًا للرقائق تؤدي جميعها إلى زيادة إنتاج الحرارة. وتوضح ميكرون أن تقنيات التبريد السائل، والربط الهجين، وتحسينات اللحام والقالب الجانبي هي ابتكارات تبريد ضرورية للحفاظ على توسيع النطاق الترددي والسعة.

يبدو أن اتجاه التغليف على وشك أن يصل إلى نهايته.

بشكل عام، تُظهر هذه البيانات كيف تتعامل ميكرون مع تطور هندسة الذاكرة في مجال الذكاء الاصطناعي. تقوم ميكرون بتقييم توازن تحسين عرض النطاق الترددي والسعة في HBM مقابل التكاليف المرتبطة بالتعبئة والتبريد والموثوقية الناتجة عن وضع كميات كبيرة جدًا من الذاكرة بجانب وحدات الحوسبة.

ما رأيكم في اتجاه HBM؟

هذا المقال من حساب ويشات الرسمي "مراقب صناعة أشباه الموصلات" (ID: icbank)، الكاتب: فريق التحرير