過去 60 年，半導體行業一直靠縮小晶體管尺寸（摩爾定律）推動進步，越做越小、越做越密、成本越低。
但現在這條路走不動了：
- 7nm 以下工藝收益暴跌
- 光刻機成本天價
- 先進製程單顆晶片設計費超過 10 億美元
- 單個晶體管成本不降反升
華為半導體團隊耗時 6 年、驗證 381 款量產晶片，開創新方向：
不比尺寸，比時間。
提出 τ 縮放理論（τ Scaling）：
將「時間」作為核心優化指標，全鏈路壓縮特徵時間 τ，涵蓋從晶體管開關（皮秒）到資料中心任務（秒）的 12 個數量級。
簡單說：
過去比誰更小，現在比誰更快、延遲更低、效率更高。
一、τ 縮放到底是什么？
τ 是各層的延遲 / 時間常數，分四層：
- Transistor: Switching Speed
- 電路：訊號傳輸延遲
- 晶片：計算、存取延遲
- 系統：端到端通訊同步時間
目標就是全棧一併壓 τ，工藝、電路、架構、系統使用同一套指標進行優化，不再各自為政。
二、手機端落地：LogicFolding（邏輯折疊）
在不升級工藝的前提下，將晶片垂直堆疊，使用超精密混合鍵合將關鍵路徑分佈到多層，相當於為晶片「疊樓層」。
- 晶體管密度：一代從 155→238 百萬顆/平方毫米，提升 55%
- 能效：上漲 41%，主頻提升近 13%
- SRAM 頻率：漲超 40%
- Kirin 2026 主頻衝到 3.1 GHz，2029 年目標 4 GHz
三、AI 數據中心落地：全鏈路壓延遲
AI 集群 80% 的能耗、70% 的成本都來自數據搬運，核心在於壓縮通信時間。
1. Unified Bus
移除多層協議，遠端存取延遲從幾十微秒降低至約 100 納秒，快了 500 倍。
2. Hi-ONE 光互聯
單模組 8 Tb/s，銅線換光纖，距離從 1 米擴展至 100 米，適用於萬卡叢集。
3. 3D 折疊
解決 2.5D 封裝「面積漲得快、接口跟不上」的問題，將記憶體、供電、光口移至垂直面，與算力同步擴容。
- 預測：2035 年 AI 硬體整合度提升超過 100 倍
四、邏輯與記憶重新融合
早期 CPU 和記憶體分開發展，如今在 AI 時代，資料搬運比計算更為關鍵，記憶體與邏輯必須緊密進行 3D 集成，產業鏈話語權向記憶體和封裝傾斜。
五、剩下的挑戰
- EDA 工具需適配 3D 堆疊設計
- 需優化晶圓間工藝差異與垂直互連損耗
- 配合新的能效與 Benchmark 標準
結論
摩爾定律的尺寸時代結束，時間縮放時代開始。
不必硬闖最先進的光刻機，透過 3D 堆疊、系統架構和互聯優化，同樣能持續提升效能與能效。
這將是未來 10 年半導體的核心路線。