TSMC کا A14 پروسیس SRAM سیل سائز میں بڑی کمی کا مقصد رکھتا ہے
سیمی کنڈکٹر تیاری نے طویل عرصے تک SRAM کے سکیلنگ کو ایک اہم مگر جدید چیلنج کے طور پر دیکھا ہے۔ زیادہ سے زیادہ پانچ سال تک، منطقی ٹرانزسٹر ترقی کرتے رہے جبکہ آن-چپ کیشز کو تشکیل دینے والی اعلیٰ ڈینسٹی شش-ٹرانزسٹر SRAM بٹ سیل کا سائز تقریباً ثابت رہا۔ اس عدم توازن نے CPU، GPU، اور AI ایکسلریٹرز کے ڈیزائنرز کو مہنگے ڈائے کے علاقے کے لامحدود حصوں کو میموری کے لیے وقف کرنے پر مجبور کر دیا۔ TSMC کا آنے والا A14 نوڈ، جس کی بڑے پیمانے پر پیداوار 2028 میں شروع ہونے کا منصوبہ ہے، اس نمٹنے والے نمونے کو توڑنے کی پوزیشن میں ہے۔ کمپنی کے پیپرز اور حالیہ صنعتی رپورٹس کے مطابق، اعلیٰ ڈینسٹی SRAM سیل 0.017 مربع مائکرومیٹر سے نیچے چلا جائے گا، جو 2020 میں N5 پروسیس کے پیداوار میں داخل ہونے کے بعد سے معیاری 0.021 µm² سیل سے زیادہ سے زیادہ 19 فیصد تک کمی کو ظاہر کرتا ہے۔
یہ ترقی دسمبر میں 2026 کے بین الاقوامی الیکٹران ڈیوائسز میٹنگ میں NanoFlex Pro پلیٹ فارم کے تحت تفصیل سے پیش کی جائے گی۔ آٹھ سالوں میں پہلا معنی خیز اعلی ڈینسٹی SRAM سیل شرینک، جس کے ساتھ 10–15 فیصد تیزی یا 25–30 فیصد طاقت میں کمی اور N2 کے مقابلے میں تقریباً 20 فیصد زیادہ کل چپ ڈینسٹی حاصل ہو رہی ہے، TSMC کے A14 پروسیس سے ایسے لمحے میں منطق اور کیش کے سکیلنگ کے درمیان توازن بحال ہوتا ہے جب AI اور هائر پرفارمنس کمپوٹنگ کے کاموں کے لیے چپ پر میموری کی صلاحیت اور کارکردگی پر بھاری دباؤ ہے۔
آٹھ سال تک ثابت SRAM ابعاد نے نوڈس پر مہنگے ڈیزائن کے مصالحات کو اجباری بنادیا
2020 میں N5 کے متعارف کرائے جانے سے لے کر N3 ورائنٹس اور موجودہ N2 نینو شیٹ جنریشن تک، TSMC کا ہائی ڈینسٹی 6T SRAM بٹ سیل علاقہ 0.021 µm² کے قریب مستقل رہا۔ منطقی ڈینسٹی مسلسل بہتر ہوتی رہی، لیکن اکثر استعمال ہونے والے ڈیٹا کو محفوظ رکھنے والے میموری سیلز نے اس کے متناسب طور پر چھوٹے ہونے نہیں۔ نتیجہ یہ نکلا کہ کیش آرےز نے متعدد پروسیس نوڈس پر کل سلیکون علاقے اور ویفر لاگت کا بڑھتا ہوا حصہ استعمال کیا۔ ڈیزائنرز نے مزید کیش ڈائسز کو اسٹیک کرنے، بڑے آخری لیول کیشز کو الگ، کم لاگت والے چپلیٹس پر منتقل کرنے، یا آؤٹ آف چپ میموری ٹریفک میں اضافے سے ہونے والے زیادہ طاقت اور لیٹنس جرمانوں کو قبول کرنے کا جواب دیا۔ AMD کے X3D پروسیسرز ایک جواب کو ظاہر کرتے ہیں: بنیادی کمپیوٹ ڈائس کی ڈینسٹی کی حدود کو دور کرنے کے لیے اضافی L3 صلاحیت کو اسٹیکڈ ڈائس پر رکھا گیا۔
جب GPU ڈیزائنر اور AI ایکسلریٹر ٹیمیں اس پر زور دے رہی تھیں کہ آن چپ SRAM بفرز کو بڑھایا جائے تاکہ سستی بیرونی ہائی بینڈ ویتھ میموری پر انحصار کم ہو، تو ان کے سامنے مشابہ پابندیاں تھیں۔ یہ توقف مطلق نہیں تھا، N2 پر بہتر بٹ لائن کی تنظیم اور پیرفیری لے آؤٹ کے ذریعے آرے لیول کی ڈینسٹی میں معتدل اضافہ ہوا، لیکن بنیادی سیل سائز میں کوئی تبدیلی نہیں آئی۔ اس لمبے پلیٹو نے بٹ سیل کے رقبے میں کسی بھی اصل کمی کو حکمت عملی طور پر اہم بنادیا۔ اکتوبر 2026 کے آخر کی رپورٹس تصدیق کرتی ہیں کہ A14 بالآخر اس نمبر میں تبدیلی لائے ہے، جس کا مقصد 0.017 µm² سے چھوٹا سیل بنانا ہے، جس سے اسی فٹ پرنٹ میں زیادہ کیش یا کم سلیکون میں اتنی ہی کیش حاصل کرنے کا راستہ دوبارہ کھل جاتا ہے۔
بیٹسل کے علاقے کے بالکل ہدفوں سے لمبے عرصے سے موجودہ بنیادی سطح سے 19 فیصد سے زیادہ کمی کی تصدیق ہوتی ہے
عوامی اعلانات اور IEDM اbstract میں A14 ہائی ڈینسٹی SRAM سیل کو 0.017 µm² سے کم بتایا گیا ہے۔ N5 سے استعمال ہونے والے 0.021 µm² ریفرنس کے مقابلے میں، یہ کمی 19 فیصد سے زیادہ ہے؛ نئی رقم کے اعلیٰ حد کی بنیاد پر کچھ حسابات سے نظری طور پر سیل لیول ڈینسٹی میں 23–24 فیصد تک کا فائدہ دکھائی دیتا ہے۔ TSMC اس بہتری کو بنیادی طور پر ابعادی گراؤنڈ رول سکیلنگ کی وجہ سے منسوب کرتا ہے، نہ کہ شش-ٹرانزسٹر سیل کے مکمل تعمیراتی دوبارہ ڈیزائن کی۔ کمپنی دعویٰ کرتی ہے کہ حاصل شدہ SRAM میکروز موجودہ تک کی سب سے زیادہ ڈینسٹی حاصل کریں گے۔ یہ اعداد و شمار شین-یانگ وو اور چی-ہاؤ چینگ کے ذریعہ تحریر کردہ ایک مقالے کے abstract میں درج ہیں جس کا پیش کرنا 14 دسمبر 2026 کو منصوبہ بند ہے۔
2026 کے آخری دنوں میں متعدد ذرائع کی الگ الگ رپورٹس میں ایک ہی نمبرز اور N5 دور کے سیل سے ایک ہی تقابل کا حوالہ دیا گیا ہے۔ شائع کی گئی بٹ سیل کے رقبے کو ختم شدہ میموری میکرو کی موثر کثافت سے الگ کرنا ضروری ہے۔ سینس امپلیفائر، ڈیکوڈر، ورڈ لائن ڈرائیورز اور ٹیسٹ سرکٹری مزید رقبہ قبضہ کرتے ہیں، اس لیے استعمال کے قابل کیش کثافت میں صاف فائدہ خام سیل کے شرینک سے کم ہوگا۔ تاہم، آٹھ سال کی سکونت کے بعد ہونے والا رجحان کسی بھی پروڈکٹ کے لیے قابل ذکر ہے جس کی پرفارمنس آن-چپ میموری کی صلاحیت سے محدود ہے۔
کیش سکیلنگ اب ٹرانزسٹر ڈینسٹی کی طرح ہی ڈائے اقتصادیات پر زور دیتی ہے
جدید اعلیٰ پرفارمنس اور AI چپس اپنے رقبے کا ایک بڑا اور بڑھتے ہوئے حصہ SRAM کو وقف کرتی ہیں۔ جب سیل کا سائز چھوٹنا بند ہو جائے جبکہ منطقی ساخت مزید گھنٹی ہوتی جائے، تو کیش کی نسبتی لاگت بڑھ جاتی ہے۔ یہ ڈائنامک پہلے ہی متعدد ڈائی کیش اسٹیکنگ اور چپلیٹ بنیادی میموری ہائرارکی کے طریقہ کار کے فیصلوں کو متاثر کر چکا ہے۔ ایک ایسا سیل جو 19 فیصد سے زیادہ چھوٹا ہو، یہ رجحان الٹ دیتا ہے۔ ڈیزائن ٹیمیں یا تو ایک مقررہ ڈائی بجٹ کے اندر کیش کی صلاحیت بڑھا سکتی ہیں یا مزید کمپیوٹ، انٹرکنیکٹ، یا مخصوص ایکسلریٹرز کے لیے رقبہ آزاد کر سکتی ہیں۔
AI ٹریننگ اور انفرنس ایکسلریٹرز کے لیے، بڑا آن-چپ SRAM مہنگے باہری میموری تک کے سفر کی اکھڑ کو کم کرتا ہے، جس سے ٹروپوتھ اور توانائی کی کارکردگی دونوں بہتر ہوتی ہیں۔ موبائل اور کلائنٹ SoCs بھی اپنے پاور کنسترینڈ فوٹ پرنٹس میں زیادہ L2 یا L3 کیپسیٹی کو شامل کرکے اسی طرح فائدہ اٹھاتے ہیں۔ معاشی اثر وہ ویفرز کی اعلیٰ قیمت کے باعث مزید بڑھ جاتا ہے۔ دیے گئے کیش سائز کے لیے درکار سلیکون رقبے میں چھوٹا سا خلل بھی ہر ویفر پر اچھے ڈائس کی تعداد بڑھا دیتا ہے یا زیادہ جرات مند بائننگ کو ممکن بناتا ہے۔ صنعت کے مشاہدین نوٹ کرتے ہیں کہ یہ وقت مدلز کے سائز اور ڈیٹا موومنٹ کی شدت میں مستقل اضافے کے ساتھ مطابقت رکھتا ہے، جس سے SRAM میں بہتری 2028 کے بعد بازار میں آنے والے پروڈکٹس کے لیے خاص طور پر متعلقہ بن جاتی ہے۔
فُل-نوڈ PPA کو نئے SRAM ڈینسٹی کے ساتھ مجموعی منطق میں بہتری ملتی ہے
TSMC نے A14 کو N2 کے مقابلے میں ایک مکمل نوڈ منتقلی کے طور پر متعارف کرایا ہے۔ سرکاری ہدف میں ایک جیسی طاقت پر 10–15 فیصد رفتار میں اضافہ یا ایک جیسی رفتار پر 25–30 فیصد طاقت میں کمی، اور مجموعی چپ ڈینسٹی میں تقریباً 20 فیصد اضافہ شامل ہے۔ ڈینسٹی کا عدد NanoFlex Pro آرکیٹیکچر کے تحت منطقی معیاری سیل کے نوآوریوں اور SRAM سیل کے شرینک کے ذریعے متحرک ہے۔ دوسری نسل کے نینوسھیٹ ٹرانزسٹرز، جو N2 پر متعارف کرائے گئے پہلی نسل کے ڈیوائسز سے بہتر بنائے گئے ہیں، بنیاد بناتے ہیں۔ معیاری سیل کی اونچائی اور ٹریک اونچائی کے بہترین اقدامات علاقے میں کمی میں مزید اضافہ کرتے ہیں۔ پیکیج سے متعلق خصوصیات بھی اس پلیٹ فارم کا حصہ ہیں: سلیکون کے ذریعے وائس، ایک جدید ریڈسٹریبیوشن لیر جو 4.5 µm SoIC بانڈ پچ کو سپورٹ کرتا ہے، اور اعلیٰ پرفارمنس میٹل-انسولیٹر-میٹل کینپاسٹرز۔
یہ عناصر متعدد ڈائ کے مصنوعات کے لیے سسٹم لیول اندراج کو آسان بنانے کے لیے ہیں۔ ٹرانزسٹر لیول، سیل لیول، اور پیکیجنگ کے ترقیات کا امتزاج وہ چیز ہے جسے TSMC ایک مکمل نوڈ طاقت-پرفارمنس-علاقہ میں بہتری کے طور پر بیان کرتا ہے۔ کمپنی کے مطابق، جو مید-2026 کے کمائنز بحثوں میں بیان کیا گیا تھا اور حالیہ رپورٹنگ میں دوبارہ دہرایا گیا ہے، ابتدائی اندری ٹیسٹ وہیکلز نے پہلے ہی 90 فیصد ہدف کے قریب ڈیوائس پرفارمنس اور 256 میگا بٹ SRAM ییلڈز دکھائے ہیں۔
پائلٹ مرحلے کی پیداوار اور صارفین کی شرکت خطرے کی پیداوار کی طرف مستقل ترقی کو ظاہر کرتی ہے
2026 کے وسط تک، TSMC نے رپورٹ کیا کہ A14 پر مصنوعات جیسے ٹیسٹ ویہیکلز نے ہدف کیے گئے ڈیوائس کی پرفارمنس کا تقریباً 90 فیصد حاصل کر لیا اور 256 Mb SRAM ڈھانچوں میں پیداوار کی شرح بھی اسی سطح کے قریب تھی۔ اسمارٹ فون اور های-پرفارمنس کمپوٹنگ ایپلیکیشنز دونوں کے لیے صارفین کی شرکت فعال بتائی گئی، جس میں کچھ ڈیزائن کام پہلے سے داخلہ اسکیڈول سے آگے بڑھ چکا تھا۔ نوڈ کی تصدیق اور صارفین کو ڈیزائن تصدیق کے لیے سلیکون فراہم کرنے کے لیے پائلٹ پروڈکشن سرگرمیاں شروع ہو چکی ہیں۔ رک کا پروڈکشن 2027 میں منصوبہ بند ہے، جبکہ بڑے پیمانے پر تولید کا مقصد 2028 تک حاصل کرنا ہے۔
IEDM خلاصہ صریحاً بیان کرتا ہے کہ یہ ٹیکنالوجی اس حجم کی پیداوار کی تاریخ کے لیے منصوبہ بند ہے۔ اس مرحلے پر ییلڈ کے اعداد و شمار نسبتاً سادہ ٹیسٹ سٹرکچرز پر ناپے جاتے ہیں، نہ کہ مکمل صارفین کے مصنوعات پر، اس لیے مزید پختگی کی ضرورت ہوگی۔ تاہم، رپورٹ کیے گئے اعداد و شمار اور عوامی شیڈول میں کسی تاخیر کی عدم موجودگی سے یہ ظاہر ہوتا ہے کہ ترقیاتی پروگرام تکنیکی رکاوٹوں سے اب تک بچ گیا ہے۔ صلاحیت کی منصوبہ بندی سے ظاہر ہوتا ہے کہ حجم میں اضافے کے ساتھ ویفر شروعات میں نمایاں اضافہ ہوگا، جس میں متعدد فیبز کا حصہ لینے کا تصور ہے۔
A14 SRAM سکیلنگ میٹرکس میں اپنے مقابلہ کرنے والے نوڈس سے آگے نکل جاتا ہے
انٹیل کے 18A پروسیس نے علنی طور پر ایک اعلیٰ ڈینسٹی SRAM سیل سائز 0.021 µm² کا اعلان کیا ہے، جو TSMC نے N5 سے لے کر استعمال کیا ہے، اور ایک اگلے کانفرنس میں 38.1 Mb/mm² کی میکرو ڈینسٹی کا اعلان کیا گیا تھا۔ سامسنگ نے اپنے حالیہ نوڈس کے لیے مقابلہ سیل سائز کا ڈیٹا جاری نہیں کیا ہے۔ اگر A14 سیل 0.017 µm² سے کم ہو جاتا ہے تو، 2028 کے دوران TSMC کے پاس اعلیٰ ڈینسٹی SRAM رقبے میں واضح عددی برتری ہوگی۔ انٹیل کا بعد کا 14A نوڈ کل ڈینسٹی پر مقابلہ کرنے والا ہے، لیکن اس پروسیس کے لیے SRAM سیل کے خاص اعداد و شمار اب تک جاری نہیں کیے گئے ہیں۔
جب تک پیداواری سلیکون اور مکمل میکرو خصوصیات کا ظہور نہیں ہوتا، تقابل ناقص رہتا ہے، لیکن شائع کیے گئے بٹ سیل نمبر میں سمتی فرق واضح ہے۔ کیش کے لیے زیادہ ڈیزائن کے لیے لمبے مدتی راستوں کا جائزہ لینے والے فاؤنڈری صارفین اس معیار کو کارکردگی، طاقت، پیداوار اور لاگت کے ساتھ وزن دیں گے۔ اگر SRAM کا فرق برقرار رہا، تو اس سے بڑے آن-چپ میموری ارے درکار مصنوعات کے فیصلوں پر اثر پڑ سکتا ہے۔
ای آئی ایکسلریٹرز کو اچھی طرح سے زیادہ آن-چپ SRAM کی صلاحیت سے فائدہ ہوگا
بڑے زبانی ماڈلز اور دیگر AI ورکلوڈز میموری بینڈ ویتھ اور صلاحیت پر شدید دباؤ ڈالتے ہیں۔ آن-چپ SRAM ایکٹیویشنز، وزن اور درمیانی نتائج کے لیے سب سے کم لیٹنسی، سب سے کم توانائی والی محفوظ جگہ فراہم کرتا ہے۔ جب یہ SRAM کمپیوٹ کے ساتھ scale نہیں ہوتا، تو ایکسلریٹرز باہری HBM یا DDR پر زیادہ انحصار کرتے ہیں، جس سے طاقت اور لیٹنسی دونوں بڑھ جاتی ہیں۔ بٹ سیل کے رقبے میں 19 فیصد سے زائد کمی ڈیزائنرز کو اسی ڈائے کے خاکے کے اندر SRAM بجٹ بڑھانے یا اضافی کمپیوٹ یونٹس یا زیادہ انٹرکنکٹ بینڈ ویتھ کے لیے رقبہ واپس حاصل کرنے کی اجازت دیتی ہے۔
اس اثر کا اثر ضربی ہوتا ہے: زیادہ مقامی میموری موجودہ حسابی اکائیوں کے استعمال کو بہتر بناتی ہے اور آپریشن کی توانائی کی لاگت کو کم کرتی ہے۔ TSMC کا اپنا پیغام A14 کو موبائل SoCs کے علاوہ HPC اور AI ایپلیکیشنز کے لیے متعارف کراتا ہے۔ ان شعبوں میں صارفین کی ابتدائی دلچسپی پہلے ہی نوٹ کر لی گئی ہے۔ عملی نتیجہ اس بات پر منحصر ہوگا کہ پیرفیرل سرکٹس کتنی موثر طریقے سے سکیل ہوتی ہیں اور پروڈکشن ماکروز کے لیے درکار وولٹیج اور کرینٹس کتنے ہیں، تاہم سیل سائز میں تبدیلی کا رجحان مارکیٹ کی ضروریات کے مطابق ہے۔
ماکرو ڈینسٹی بالآخر بٹ سیل کے ساتھ سپورٹنگ سرکٹری کے سکیلنگ پر منحصر ہے
ایک چھوٹا بٹ سیل صرف پہلا مرحلہ ہے۔ مکمل SRAM میکروز میں ایڈریس ڈیکوڈرز، سنز ایمپلیفائرز، رائٹ ڈرائیورز، کالم ملٹی پلیکسرز، اور بِلٹ-ن سیلف ٹیسٹ منطق شامل ہوتا ہے۔ یہ پیرفیری بلوکس تاریخی طور پر ارے کے مقابلے میں سستی سے بڑھے ہیں۔ TSMC کا کہنا ہے کہ ابعادی زمینی قاعدہ سکیلنگ نے تکنیک کی سب سے زیادہ میکرو ڈینسٹی حاصل کی ہے، جس سے معاون سرکٹری میں ایک ساتھ بہتری کا اندازہ لگایا جاتا ہے۔ مستقل تبصرے نے نوٹ کیا ہے کہ تقریباً 16 فیصد بٹ سیل کی بلندی میں کمی اور بہتر پیرفیری لے آؤٹس مجموعی نتائج میں اہم کردار ادا کرتے ہیں۔
ڈیزائنرز کو اب بھی تصدیق کرنا ہوگا کہ اعلیٰ ڈینسٹی سیل مختلف کیش لیولز کی ایکسیس ٹائم اور وولٹیج کی ضروریات کو پورا کر سکتی ہے۔ تیز L1 اور L2 کیشز عام طور پر ٹیکنالوجی کے پیپرز میں ذکر کیے گئے سب سے زیادہ ڈینسٹی سیل کے مقابلے میں بڑے، زیادہ کرنسٹ سیلز استعمال کرتی ہیں۔ اس لیے شائع شدہ عدد ہر چپ پر موجود ہر میموری کے لیے ضمانت نہیں بلکہ ڈینسٹی پر ایک اعلیٰ حد ہے۔ تاہم، ایک معنی خیز طور پر چھوٹے اعلیٰ ڈینسٹی آپشن کے دستیاب ہونے سے صرفت کے لحاظ سے اہم بلاکس کے لیے ڈیزائن کا رنگا رنگا میدان وسعت پاتا ہے۔
ایڈوانسڈ پیکیجنگ عناصر A14 پلیٹ فارم کو ڈائے سے آگے پھیلاتے ہیں
A14 NanoFlex Pro کی تفصیل میں کئی پیکیجنگ اور انٹیگریشن خصوصیات شامل ہیں۔ سلیکون کے ذریعے وائیا، ایک نوٹف ایڈ ریڈسٹریبیوشن لیئر جو 4.5 مائیکرومیٹر SoIC بانڈ پچ کو سپورٹ کرتا ہے، اور هائی-پرفارمنس MiM کیپاسٹرز کو سسٹم لیول اسکیلنگ کے لیے اہم عوامل کے طور پر درج کیا گیا ہے۔ یہ عناصر جدید پیکیجز کے اندر ملتی ڈائی اسیمبلیز کو زیادہ تنگ بنانے اور طاقت کی فراہمی یا ڈیکوپلنگ میں بہتری لانے میں مدد کرتے ہیں۔ جو مصنوعات پہلے سے ہی کمپوٹ ڈائیز کو الگ کیش یا HBM اسٹیکس کے ساتھ ملا رہی ہیں، ان کے لیے بہتر بانڈ پچ اور بہتر انٹرکنکٹ آپشنز کم لینٹنسی اور کمپوننٹس کے درمیان بینڈ وڈتھ میں اضافہ کرسکتے ہیں۔
A14 کا پہلا ورژن روایتی فرانت سائیڈ پاور ڈیلیوری کو برقرار رکھتا ہے؛ ایک بعد کا سپر پاور ریل بیک سائیڈ پاور ورژن تقریباً ایک سال بعد کی توقع ہے۔ اس لیے، هائی پاور ڈیسک ٹاپ اور ڈیٹا سینٹر کے حصے بیک سائیڈ پاور ریویژن کا انتظار کر سکتے ہیں، جبکہ موبائل اور کم پاور ڈیزائن ابتدائی پلیٹ فارم کو اپنا سکتے ہیں۔ پیکیجنگ رودمپ A14 کو صرف ٹرانزسٹر سکیلنگ نوڈ کے بجائے ایک سسٹم ٹیکنالوجی کے طور پر دیکھنے کا تائید کرتا ہے۔
موجودہ پائلٹ کام سے لے کر 2027 تک جوکھم کی پیداوار اور 2028 تک جمعیت تک واضح اہمیت کے اہداف پھیلے ہوئے ہیں
A14 اب بھی ٹیسٹ اور صارفین کے جائزے کے مراحل میں ہے۔ خطرہ پیداوار 2027 کے لیے منصوبہ بند ہے، جس کے بعد 2028 میں جمعیت کی تیاری ہوگی۔ IEDM ایبسٹر سے جمعیت کی تیاری کا ہدف تصدیق ہوتا ہے۔ مڈ-2026 کے اندر ٹیسٹ نتائج نے ڈیوائس کی کارکردگی اور SRAM کی پیداوار کو 90 فیصد تک حاصل کرنے کی تصدیق کی، جس سے یہ بات واضح ہوتی ہے کہ شیڈول حقیقی ہے۔ کچھ مارکیٹ تبصرے نے ممکنہ طور پر ایک نرم تیزی کے بارے میں تصور کیا ہے، لیکن TSMC نے ابھی تک اعلان نہیں کیا ہے کہ وہ ہائی-جمعیت کی تاریخ آگے بڑھا رہا ہے۔
ریمپ کے حمایتی مقاصد کے لیے فاب تعمیر اور ٹول انسٹالیشن جاری ہے، جبکہ پیداوار قائم ہونے کے بعد ماہانہ لاکھوں ویفرز تک صلاحیت حاصل کرنے کی توقع ہے۔ متعدد سالوں تک کا وقت صارفین کو ڈیزائن کام مکمل کرنے، پروسیس کو کوالیفائی کرنے، اور سافٹ ویئر اور سسٹم ایبلمنٹ تیار کرنے کے لیے فراہم کرتا ہے۔ اس لیے A14 پر بنائے گئے پروڈکٹس 2029 سے پہلے حجم میں ظاہر نہیں ہوں گے، جس سے صنعت کو نئی ڈینسٹی اور پرفارمنس کے ماحول کے حوالے سے منصوبہ بندی کے لیے ایک قابل پیش گوئی ونڈو ملتی ہے۔
سی پی ایو اور جی پی ایو میں مستقبل کی کیش ہائرارکیز بغیر تناسبی ڈائی کے بڑھ سکتی ہیں
ایک چھوٹی، ہائی ڈینسی سیل دستیاب ہونے کے ساتھ، آرکیٹیکٹس L1، L2، L3، اور خصوصی اسکریچ پیڈ میموری کے درمیان توازن کو دوبارہ سوچ سکتے ہیں۔ سیلیکون رقبے کے لحاظ سے بڑے آخری لیول کیشز زیادہ سستے ہو جاتے ہیں، جس سے صرف صلاحیت کے لیے جبری متعدد ڈائی اسٹیکنگ کی ضرورت کم ہو سکتی ہے۔ جو GPU ڈیزائن پہلے سے مقامی میموری کے لیے زیادہ رقبہ تقسیم کرتے ہیں، وہ بفر سائز بڑھا سکتے ہیں یا اضافی اسٹریمنگ ملٹی پروسیسرز کے لیے ٹرانزسٹرز آزاد کر سکتے ہیں۔ نتیجہ یہ ہے کہ پرفارمنس اور لاگت کے درمیان توازن میں زیادہ لچک پیدا ہوتی ہے۔
چونکہ A14 ویفرز مہنگے رہیں گے، اقتصادی فائدہ ان پروڈکٹس میں سب سے زیادہ واضح ہوگا جو پہلے سے ہی علاقائی حدود تک پہنچ چکے تھے۔ AI اور هائی-پرفارمنس شعبوں میں ابتدائی استعمال کرنے والے انتظار کیے جاتے ہیں کہ وہ پہلے اضافی ڈینسٹی کا فائدہ اٹھائیں گے، اس کے بعد جب عمل پختہ ہو جائے اور لاگت کم ہو جائے تو عام استعمال ہوگا۔ پچھلے مفید سیل شرینک کے بعد آٹھ سال کا فاصلہ ہے، جس کا مطلب ہے کہ بہت سی موجودہ ڈیزائن میتھوڈولوجیز ایک سٹیٹک سیل سائز کے اردگرد تعمیر کی گئی تھیں؛ اب ان میتھوڈولوجیز کو نئے بنیادی نقطہ کا فائدہ اٹھانے کے لیے اپڈیٹ کیا جائے گا۔
پیداواری حقائق یہ طے کریں گے کہ سلیکون کانفرنس نمبرز کے کتنے قریب ہوگا
کانفرنس بٹ سیل کے اعداد و شمار کو کنٹرول شدہ حالات میں آپٹیمائزڈ ٹیسٹ سٹرکچرز پر پیمانہ لگایا جاتا ہے۔ پروڈکشن ماکروز کو وولٹیج، درجہ حرارت، اور قابلیت کے وسیع تر مجموعے کو پورا کرنا ہوگا جبکہ وہ منطق ٹرانزسٹرز اور پیچیدہ انٹرکنیکٹ کے ساتھ ساتھ رہیں۔ ایسسٹ سرکٹس، دوہرائی، اور ییلڈ بڑھانے والے فیچرز وہ رقبہ شامل کرتے ہیں جو صرف سیل کے سائز میں ظاہر نہیں ہوتا۔ رفتار کے لحاظ سے اہم کیش کے لیے استعمال ہونے والے اعلی کرینٹ سیلز، سب سے زیادہ ڈینسٹ ہائی ڈینسٹی سیل سے بڑے رہتے ہیں۔ نوڈ کے شروعاتی سالوں میں ویفر کا اخراج اعلیٰ ہوگا، اس لیے کیش کا مطلق اخراج اتنی تیزی سے نہیں گھٹے گا جتنی تیزی سے ڈینسٹی بڑھ رہی ہے۔
یہ احتیاطی تدابیر کسی بھی نئے پروسیس ٹیکنالوجی کے لیے معیاری ہیں اور رپورٹ کیے گئے شرینک کے اہمیت کو کم نہیں کرتیں۔ وہ صرف اس بات کی توقعات متعین کرتی ہیں کہ مکمل سسٹم لیول کا فائدہ تدریجاً ظاہر ہوگا جب ڈیزائن ٹیمیں، IP فراہم کنندگان، اور فاؤنڈری پروسیس انجینئرز اس کے عمل کو بہتر بنائیں گے۔ 2028 کے بعد حقیقی مصنوعات کے ڈائے فوٹوگرافز، میکرو ڈینسٹی کے اعلانات، اور صارفین کے تبصرے کا جائزہ لینا آخری تصدیق فراہم کرے گا۔
دسمبر کی IEDM سیشن پلیٹ فارم کا پہلا تفصیلی ٹیکنیکل تفصیل فراہم کرے گی
14 دسمبر 2026 کو بعد ظہر کو "A14 CMOS NanoFlex Pro پلیٹ فارم ٹیکنالوجی جس میں 2nd جنریشن نینو-شیٹ اور HPC/AI اور موبائل SoC ایپلیکیشنز کے لیے مکمل نوڈ PPA فوائد" عنوان والے مقالے کو پیش کیا جائے گا۔ TSMC کے مصنفین SRAM سیل کے نتائج، ڈینسٹی کے دعوے، پرفارمنس اور طاقت کے اہداف، اور معاون پیکیجگ فیچرز پیش کریں گے۔ کانفرنس کے مقالات عام طور پر پہلے سے شائع شدہ مختصر خلاصہ کے مقابلے میں زیادہ مقداری ڈیٹا، پروسیس کراس سیکشن، اور الیکٹریکل خصوصیات پر مشتمل ہوتے ہیں۔
صنعت کے شرکاء پیمائشی اور ہدف شدہ اعداد و شمار، نئے سیل کی تغیر، اور پیداوار کی تیاری کے بارے میں کسی بھی بحث کا جائزہ لیں گے۔ پریزنٹیشن کے ذریعے دوسرے فاؤنڈریز سے متعلق متوازی مقالوں کے ساتھ براہ راست موازنہ بھی ممکن ہوگا۔ اس جلسے تک، دستیاب معلومات صرف خلاصہ، کمپنی کے راستہ نمائی بیانات، اور اکتوبر 2026 کے آخری دور سے مسلسل ثانوی رپورٹنگ پر منحصر ہیں۔ اس لیے IEDM کا تقریر A14 SRAM کی کہانی کا اگلا بڑا عوامی چیک پوائنٹ ہے۔
اکثر پوچھے جانے والے سوالات
A14 کی اعلان کی گئی اونچی گنجائش والے SRAM سیل کا سائز بالکل کیا ہے اور یہ پچھلے نوڈز کے ساتھ کیسے تقابلی ہے؟
TSMC کی مختصر اور معاون رپورٹس کے مطابق، ہائی ڈینسٹی 6T SRAM بٹ سیل کا سائز 0.017 µm² سے کم ہوگا۔ اسی سیل کا سائز 2020 میں متعارف کرائے گئے N5 پروسیس سے لے کر N3E اور N2 تک تقریباً 0.021 µm² رہا ہے۔ اس لیے، پیرفیری اوورہیڈ کو مدنظر رکھے بغیر، دیے گئے سلیکون علاقے میں فٹ ہونے والے سیلز کی تعداد میں نظری طور پر 23 فیصد سے زیادہ کا اضافہ ہوا ہے۔
A14 کب جمعیت کی پیداوار تک پہنچے گا اور پہلے مصنوعات کب ظاہر ہو سکتے ہیں؟
جہازی پیداوار کا 2028 تک ہدف ہے۔ خطرہ پیداوار کا 2027 میں منصوبہ بند ہے۔ عمل کی تصدیق اور مصنوعات کے ڈیزائن مکمل ہونے کے درمیان عام تاخیر کی وجہ سے، A14 پر تیار کردہ مصنوعات کی جہازی پیداوار 2029 سے پہلے متوقع نہیں ہے۔
A14 کی کارکردگی اور طاقت کے اہداف N2 کے ساتھ کیسے تقابلی ہیں؟
ایک ہی طاقت کے ساتھ، A14 کو 10–15 فیصد زیادہ رفتار فراہم کرنے کا تخمہ لگایا جا رہا ہے۔ ایک ہی رفتار پر، بجلی کی استعمال کم ہونے کا تخمہ 25–30 فیصد لگایا جا رہا ہے۔ مجموعی طور پر، منطق اور SRAM کے سکیلنگ کے اثرات کے ذریعے چپ کی اکٹھی کشیدگی تقریباً 20 فیصد بڑھنے کی توقع ہے۔
کیا ایک چھوٹا بٹ سیل خود بخود ایک مکمل چپ پر 19 فیصد زیادہ کیش کا باعث بن جاتا ہے؟
نہیں۔ ارے کے اردگرد موجود پیرفیری سرکٹس، ڈیکوڈرز، سینس ایمپلیفائرز اور متعلقہ منطق، اضافی رقبہ قبضہ کرتے ہیں اور بالکل ایک جیسی شرح سے سکیل نہیں ہو سکتے۔ اس لیے نیٹ میکرو ڈینسٹی میں اضافہ کم ہوگا، حالانکہ TSMC دعویٰ کرتا ہے کہ اب تک کی سب سے زیادہ میکرو ڈینسٹی رپورٹ کی گئی ہے۔
A14 SRAM سیل کا انٹیل کے افشا کردہ اعداد و شمار کے ساتھ کیا موازنہ ہے؟
انٹیل کا 18A اعلیٰ ڈینسٹی سیل 0.021 مائیکرو میٹر² پر فہرست کیا گیا ہے، جو TSMC کے N5 سے استعمال کیے جانے والے سائز کے مطابق ہے۔ اگر A14 سیل پیداوار میں 0.017 مائیکرو میٹر² سے کم رہا، تو متعلقہ وقت کے دوران TSMC اس خاص میٹرک میں عددی فائدہ برقرار رکھے گا۔
SRAM کی سکیلنگ لوجک کی سکیلنگ سے اتنی دیر تک کیوں پیچھے رہی؟
سکس ٹرانزسٹر سیل پروسس کی تبدیلی، لیکیج، اور کم وولٹیج پر استحکام کے لیے حساس ہے۔ ٹرانزسٹرز کو چھوٹا کرتے رہتے ہوئے موزوں نوائس مارجن اور لکھنے کی صلاحیت برقرار رکھنا صرف منطقی ڈیوائسز کو سکیل کرنے کے مقابلے میں زیادہ مشکل ثابت ہوا ہے، جس کی وجہ سے N5 کے بعد متعدد سالوں تک سطحیت دیکھی گئی۔
عذر: یہ عام مارکیٹ معلومات، جو ممکنہ طور پر تیسرے پارٹی، کمرشل یا سپانسرڈ ذرائع سے حاصل کی گئی ہیں، صرف حوالہ اور تعلیمی مقاصد کے لیے فراہم کی گئی ہیں اور یہ مالیاتی یا سرمایہ کاری کی مشورت، پیشکش، دعوت یا ضمانت نہیں ہے۔ ہم اس کی درستگی، مکملیت، قابلِ اعتمادی اور کسی بھی نتیجے کے طور پر ہونے والے نقصانات کے لیے ذمہ داری کو مسترد کرتے ہیں۔ سرمایہ کاری/ٹریڈنگ خطرناک ہے؛ ماضی کا اداء مستقبل کے نتائج کی ضمانت نہیں دیتا۔ صارفین کو تحقیق کرنی چاہئے، محتاط طور پر فیصلہ لینا چاہئے اور مکمل ذمہ داری لینی چاہئے۔ مزید تفصیلات کے لیے، براہ راست KuCoin کے استعمال کی شرائط اور خرابی کا اعلان دیکھیں۔
ڈس کلیمر: یہ صفحہ آپ کی سہولت کے لیے AI ٹیکنالوجی کا استعمال کرتے ہوئے ترجمہ کیا گیا ہے۔ سب سے درست معلومات کے لیے، اصل انگلش ورژن سے رجوع کریں۔