Процес A14 від TSMC спрямований на значне зменшення розміру комірки SRAM
Виробництво напівпровідників довгий час розглядало масштабування SRAM як критичну, але вперту проблему. Більше п’яти років логічні транзистори розвивалися, тоді як високощільні шістьтранзисторні SRAM-клітинки, що утворюють кеш-пам’ять на кристалі, залишалися практично незмінними за розміром. Цей дисбаланс змушував розробників CPU, GPU та AI-акселераторів виділяти все більшу частину дорогого площі кристала під пам’ять. Майбутня нода A14 від TSMC, яка має бути запущена у серійне виробництво у 2028 році, має зламати цю тенденцію. Документи компанії та останні галузеві звіти свідчать, що щільність SRAM-клітинки впаде нижче 0,017 квадратного мікрометра, що становить зменшення більше ніж на 19 відсотків порівняно з приблизно 0,021 мкм², які були стандартом з моменту запуску процесу N5 у 2020 році.
Розробка буде детально розглянута на Міжнародній зустрічі з електронних пристроїв 2026 року у грудні в рамках платформи NanoFlex Pro. Забезпечивши перше значуще зменшення щільності комірки SRAM за вісім років, а також прогнозоване збільшення швидкості на 10–15 відсотка або зменшення споживання енергії на 25–30 відсотка та приблизно на 20 відсотка більшу загальну щільність чіпа порівняно з N2, процес A14 TSMC відновлює баланс між масштабуванням логіки та кеш-пам’яті в момент, коли завантаження штучного інтелекту та високопродуктивних обчислень ставлять безпрецедентні вимоги до ємності та ефективності пам’яті на чипі.
Вісім років фіксованих розмірів SRAM змусили внести дорогі компроміси у дизайн для всіх нод
З моменту введення N5 у 2020 році через варіанти N3 до поточної генерації нанолистів N2, площа біт-клітинки 6T SRAM високої щільності TSMC залишалася на рівні близько 0,021 мкм². Щільність логіки продовжувала зростати, але комірки пам’яті, які зберігають часто доступні дані, не зменшувалися пропорційно. Як наслідок, масиви кешу займають все більшу частину загальної площі кремнію та вартості виливки на кожній наступній ноді. Конструктори відповіли штучним стекуванням додаткових кеш-дій, переміщенням більших кеш-масивів останнього рівня на окремі, менш витратні чіплети або прийняттям більших витрат енергії та затримок через збільшення трафіку пам’яті за межами чіпу. Процесори AMD X3D ілюструють один з таких підходів: додаткова ємність L3 розміщена на стекованому дії для подолання обмежень щільності основного обчислювального дія.
Архітектори GPU та команди AI-акселераторів зіткнулися з подібними обмеженнями при спробах збільшення буферів SRAM на кристалі, що зменшують залежність від повільнішої зовнішньої пам’яті з високою пропускною здатністю. Стагнація не була абсолютною — щільність на рівні масиву все ще зросла незначно завдяки кращій організації бітлайнів та розміщенню периферії на N2, але фундаментальний розмір комірки залишився незмінним. Ця довга плато зробила будь-яке справжнє зменшення площі біткомірки стратегічно важливим. Звіти з кінця жовтня 2026 року підтверджують, що A14 нарешті змінює цей показник, цілячись у комірку менше 0,017 мкм² і таким чином відновлюючи шлях для більшого кешу в межах того ж простору або того ж кешу на меншому об’ємі кремнію.
Точні цілі для площі Bitcell підтверджують зменшення більше ніж на 19 відсотків порівняно з довгостроковою базовою лінією
Публічні розкриття та абстракт IEDM розміщують високогустинну SRAM комірку A14 на рівні менше ніж 0,017 мкм². Порівняно з референтним значенням 0,021 мкм², яке використовувалося з N5, зменшення перевищує 19 відсотків; деякі розрахунки на основі верхньої межі нового показника свідчать про теоретичний приріст густини комірки, що наближається до 23–24 відсотків. TSMC пояснює цей прогрес переважно масштабуванням розмірних норм, а не повною архітектурною переробкою шеститранзисторної комірки. Компанія також стверджує, що отримані SRAM-макроси досягнуть найвищої густини, яка коли-небудь повідомлялася. Ці дані згадуються в абстракті статті, авторами якої є Шєнь-Ян Ву та Чі-Хао Чан, яка запланована до презентації 14 грудня 2026 року.
Незалежні звіти з кількох видань у останні дні жовтня 2026 року постійно цитують ті самі цифри та ті самі порівняння з клітинкою епохи N5. Важливо розрізняти опубліковану площу бітклітинки від ефективної щільності готового макропам’яті. Пісилювачі сигналів, декодери, драйвери рядків слів та тестова схемотехніка займають додаткову площу, тому чисте покращення корисної щільності кеш-пам’яті буде нижчим, ніж вихідне зменшення клітинки. Навіть так, зміна напрямку після восьми років стагнації є значною для будь-якого продукту, продуктивність якого обмежена ємністю пам’яті на кристалі.
Масштабування кешу зараз так само сильно впливає на економіку діє, як і щільність транзисторів
Сучасні високопродуктивні та AI-чіпи виділяють велику й зростаючу частину своєї площі під SRAM. Коли розмір комірки перестає зменшуватися, а логіка продовжується у щільнішому виконанні, відносна вартість кешу зростає. Ця динаміка вже вплинула на архітектурні рішення, такі як багато-дієвий кеш-стекінг та чіплет-орієнтовані ієрархії пам’яті. Комірка, яка на 19 відсотків менша, змінює цей тренд. Команди розробників можуть або збільшити ємність кешу в межах фіксованого бюджету діє, або звільнити площу для додаткових обчислювальних ресурсів, інтерконектів або спеціалізованих прискорювачів.
Для прискорювачів навчання та висновків ШІ більший об’єм внутрішнього SRAM зменшує частоту дорогих звернень до зовнішньої пам’яті, покращуючи як пропускну здатність, так і енергоефективність. Мобільні та клієнтські SoCs отримують подібну користь, розміщуючи більше об’єму L2 або L3 у межах обмеженого споживання енергії. Економічний вплив посилюється високою вартістю ведучих виробничих вузлів. Навіть невелике зменшення площі кремнію, необхідної для певного розміру кешу, покращує кількість придатних кристалів на вузлі або дозволяє застосовувати більш агресивне розподілення за бінами. Спостерігачі галузі зазначають, що цей момент збігається з постійним зростанням розмірів моделей та інтенсивності переміщення даних, що робить покращення SRAM особливо актуальним для продуктів, які вийдуть на ринок після 2028 року.
Full-Node PPA отримує покращення логіки об’єднання разом із новою щільністю SRAM
TSMC позиціонує A14 як повний перехід на ноду порівняно з N2. Офіційні цілі включають збільшення швидкості на 10–15 відсотків при тій самій потужності або зменшення потужності на 25–30 відсотків при тій самій швидкості, а також приблизно 20-відсоткове зростання загальної щільності чіпа. Цей показник щільності забезпечується завдяки інноваціям у стандартних комірках логіки за архітектурою NanoFlex Pro та зменшенню розміру комірки SRAM. Основу становлять транзистори з наносheets другого покоління, вдосконалені в порівнянні з пристроями першого покоління, представленими на N2. Оптимізація висоти стандартних комірок та висоти треків також сприяє зменшенню площі. До платформи також входять функції, пов’язані з упаковкою: черезкристальні вії, розширений шар розподілу з підтримкою кроку з’єднання SoIC 4,5 мкм та конденсатори метал-дielektrик-метал високої продуктивності.
Ці елементи призначені для спрощення інтеграції на рівні системи для продуктів з кількома діями. Комбінація досягнень на рівні транзисторів, клітин і упаковки, як описує TSMC, є повним покращенням ноди щодо потужності, продуктивності та площі. Ранні внутрішні тестові зразки вже продемонстрували продуктивність пристроїв близько до 90 відсотків від цільового показника та вихід 256 Мб SRAM, що наближається до 90 відсотків, згідно з коментарями компанії під час обговорень результатів за середину 2026 року, які були підтверджені в останніх звітах.
Результати пілотного етапу та взаємодія з клієнтами свідчать про стабільний прогрес до виробництва з ризиком
До середини 2026 року TSMC повідомила, що тестові транспортні засоби, подібні до продуктів, на A14 досягли приблизно 90 відсотків цільової продуктивності пристрою, а структури SRAM об’ємом 256 Мб показали вихід близький до того ж рівня. Участь клієнтів у застосуваннях для смартфонів та високопродуктивних обчислень описувалася як активна, причому деяка робота з проектування просувалася швидше, ніж передбачалося в раніших внутрішніх графіках. Проводиться пілотне виробництво для підтвердження ноди та надання клієнтам кремнію для верифікації проектування. Ризиковане виробництво заплановано на 2027 рік, а масове виробництво цілиться на 2028 рік.
У абстракті IEDM чітко зазначено, що технологія залишається на курсі до цієї дати масового виробництва. Показники виходу на цьому етапі вимірюються на відносно простих тестових структурах, а не на повних продуктах для клієнтів, тому необхідна подальша доробка. Проте звітні цифри та відсутність публічних зсувів графіка свідчать про те, що розробницька програма поки що уникнула серйозних технічних перешкод. Планування потужностей вказує на значний обсяг запуску валив після зростання масштабів виробництва, при цьому очікується, що кілька виробничих потужностей зроблять свій внесок.
A14 перевершує конкурентні ноди за показниками масштабування SRAM
Процес Intel 18A має публічно оприлюднені дані щодо розміру комірки SRAM високої щільності 0,021 мкм² — той самий показник, який TSMC використовує з N5, а також щільність макроелементів до 38,1 Мб/мм², зазначені на попередній конференції. Samsung не оприлюднив порівнянних даних щодо розміру комірки для своїх найновіших нод. Якщо комірка A14 менше 0,017 мкм² буде реалізована у виробництві, TSMC матиме чітку числову перевагу щодо площі високощільної SRAM у період 2028 року. Наступна нода Intel 14A позиціонується як конкурентна за загальною щільністю, але конкретні дані щодо комірок SRAM для цього процесу не були оприлюднені.
Порівняння залишається незавершеним, доки не з’являться виробничі кристали та повні макрохарактеристики, але напрямок переваги за опублікованою кількістю біт-клітин є однозначним. Клієнти фабрик, які оцінюють довгострокові дорожні карти для проектів із великою кількістю кешу, враховуватимуть цей показник разом із продуктивністю, споживанням енергії, виходом доброї продукції та витратами. Розрив у SRAM, якщо він збережеться, може вплинути на рішення щодо продуктів, які вимагають великих масивів пам’яті на кристалі.
AI-акселератори безпосередньо вигодуватимуться від збільшення ємності SRAM на чипі
Великі мовні моделі та інші навантаження ШІ створюють інтенсивне навантаження на пропускну здатність та ємність пам’яті. SRAM на кристалі забезпечує найнижчу затримку та найменше споживання енергії для зберігання активацій, ваг та проміжних результатів. Коли цей SRAM не може масштабуватися разом із обчислювальними потужностями, прискорювачі стають більш залежними від зовнішньої HBM або DDR, що збільшує як споживання енергії, так і затримку. Зменшення площі біт-клітинки більше ніж на 19 відсотків дозволяє розробникам або збільшити бюджет SRAM у межах того самого контуру кристала, або відновити площу для додаткових обчислювальних одиниць або більшої пропускної здатності інтерконектів.
Ефект є мультиплікативним: більше локальної пам’яті покращує використання доступних арифметичних одиниць і зменшує енерговитрати на операцію. Власне повідомлення TSMC позиціонує A14 для HPC та AI застосунків, крім мобільних SoC. Ранній інтерес клієнтів до цих сегментів вже зафіксовано. Практичний результат залежатиме від ефективності масштабування периферійних схем та від напруг і струмів, необхідних для виробничих макросів, проте напрямок зміни розміру комірки відповідає потребам ринку.
Макрогустина в кінцевому підсумку залежить від масштабування схем підтримки разом з біт-коміркою
Менший біт-сел — це лише перший крок. Повні SRAM-макроси містять декодери адреси, підсилювачі сигналів, драйвери запису, колонкові мультиплексори та логіку вбудованого самотестування. Ці периферійні блоки традиційно масштабувалися повільніше, ніж сам масив. TSMC стверджує, що масштабування за розмірними базовими правилами забезпечує найвищу щільність макросів на сьогоднішній день, що свідчить про одночасне покращення супровідної схемотехніки. Незалежні коментарі зазначили, що зменшення висоти біт-клітинки на рівні 16 відсотків та оптимізовані розташування периферії сприяють загальному результату.
Дизайнерам все ще потрібно перевірити, чи може комірка високої щільності відповідати вимогам часу доступу та напруги для різних рівнів кешу. Швидкі кеш-пам’яті L1 і L2 часто використовують більші комірки з більшим струмом, ніж найщільніша комірка високої щільності, зазначена у наукових працях. Опубліковане значення, отже, представляє собою верхню межу щільності, а не гарантію для кожної пам’яті на чипі. Однак наявність значно меншої опції високої щільності розширює простір для дизайну блоків, критичних за ємністю.
Елементи просунутого упакування розширюють можливості платформи A14 за межі кристала
Опис A14 NanoFlex Pro включає кілька функцій упаковки та інтеграції. Черезкристальні вії, інноваційний шар перерозподілу, який підтримує міжкристальну відстань 4,5 мкм SoIC, та високопродуктивні MiM-конденсатори наведені як елементи, що забезпечують масштабування на рівні системи. Ці елементи сприяють більш щільній збірці багатокристальних пристроїв та покращеному забезпеченню живлення або роз’єднання в передових упаковках. Для продуктів, які вже поєднують обчислювальні кристали з окремими кеш-або HBM-стеками, менша відстань міжкристальних з’єднань та покращені опції інтерконекту можуть зменшити затримку та збільшити пропускну здатність між компонентами.
Перша версія A14 зберігає традиційну подачу живлення з передньої сторони; пізніша версія з живленням з задньої сторони через Super Power Rail очікується приблизно через рік. Тому високопотужні настільні та серверні чіпи можуть чекати на версію з живленням з задньої сторони, тоді як мобільні та низькопотужні розробки можуть використовувати початкову платформу. Дорожня карта упаковки підтверджує погляд на A14 як на системну технологію, а не лише як на вузол масштабування транзисторів.
Чіткі віхи простягаються від поточних пілотних робіт до виробництва з ризиками у 2027 році та обсягів у 2028 році
A14 залишається на етапі пілотного тестування та оцінки клієнтами. Ризиковане виробництво планується на 2027 рік, за яким слідує масове виробництво у 2028 році. Абстракт IEDM підтверджує ціль масового виробництва. Внутрішні тестові результати з середини 2026 року показали, що продуктивність пристроїв і вихід SRAM наближаються до 90 відсотків від цілі, що дає підстави вважати розклад реалістичним. Деякі ринкові коментарі припускають можливий невеликий прискорення, проте TSMC офіційно не перенесла дату масового виробництва.
Продовжується збирання обладнання та встановлення інструментів для підтримки масштабування, при цьому потужність очікується на рівні десятків тисяч вейферів на місяць після запуску виробництва. Багаторічний період передбачає достатньо часу для клієнтів, щоб завершити розробку проектів, пройти кваліфікацію процесу та підготувати програмне забезпечення та системну підтримку. Тому продукти, створені на базі A14, найімовірніше не з’являться у великих обсягах раніше 2029 року, що надає галузі передбачуваний період для планування навколо нових показників щільності та продуктивності.
Майбутні ієрархії кешу в ЦП і ГП можуть розширюватися без пропорційного зростання чіпа
З наявністю меншої високощільної комірки архітектори можуть переглянути баланс між L1, L2, L3 та спеціалізованими буферними пам’ятями. Більші кеш-пам’яті останнього рівня стають більш доступними з точки зору площі кристала, що може зменшити необхідність агресивного багаточипового стекування лише з метою збільшення ємності. Дизайни GPU, які вже виділяють значну площу для локальної пам’яті, можуть збільшити розміри буферів або звільнити транзистори для додаткових стрімінгових мультипроцесорів. Загальний ефект — більша гнучкість у компромісі між продуктивністю та витратами.
Оскільки вироби A14 залишатимуться дорогими, економічна вигода найчіткіше проявиться у продуктах, які раніше стикалися з жорсткими обмеженнями площі. Першими використають додаткову щільність ранні користувачі в сегментах ШІ та високопродуктивних систем, а потім — ширше поширення, коли процес дозріє і витрати знизяться. Восьмирічний розрив між останнім значущим зменшенням комірки означає, що багато існуючих методологій проектування були побудовані навколо статичної розмірності комірки; ці методології зараз будуть оновлені, щоб скористатися новою базовою величиною.
Реальні умови виробництва визначать, наскільки тісно Silicon збігається з цифрами на конференції
Показники конференції bitcell вимірюються на оптимізованих тестових структурах у контролюваних умовах. Виробничі макроси повинні відповідати ширшому діапазону вимог щодо напруги, температури та надійності, одночасно співіснуючи з логічними транзисторами та складними міжз’єднаннями. Схеми допоміжного обладнання, надлишковість та функції підвищення виходу додають площу, яка не враховується у чистому розмірі комірки. Комірки з високим струмом, використовувані для кеш-пам’яті, критично важливої за швидкістю, залишаються більшими за найщільніші високощільні комірки. Вартість валика буде високою на початкових роках ноди, тому абсолютна вартість кеш-пам’яті може не знижуватися так швидко, як зростає щільність.
Ці обмеження є стандартними для будь-якої нової технології процесу і не зменшують важливості повідомленого зменшення. Вони просто встановлюють очікування, що повна користь на рівні системи з’явиться поступово, поки команди з проектування, постачальники IP і інженери виробничих процесів удосконалюватимуть реалізацію. Моніторинг реальних фотографій кристалів продуктів, розкриття макрогустоти та коментарів клієнтів після 2028 року надасть остаточне підтвердження.
Сесія IEDM у грудні надасть перше детальне технічне опис платформи
Папір під назвою «A14 CMOS NanoFlex Pro Platform Technology з використанням Nano-sheet другого покоління та повної ноди для отримання переваг PPA для застосувань HPC/AI та мобільних SoC» заплановано на післяобідній сесії 14 грудня 2026 року. Автори з TSMC представлять результати комірки SRAM, твердження щодо щільності, цілі щодо продуктивності та споживання енергії, а також супутні функції упаковки. Конференційні статті зазвичай містять більше кількісних даних, перерізів процесу та електричної характеристики, ніж короткий абстракт, який вже доступний громадськості.
Учасники галузі розглянуть співвідношення виміряних і цільових показників, варіабельність нового елемента та будь-які обговорення готовності до виробництва. Презентація також дозволить здійснити прямий порівняння з одночасними статтями інших фабрик. До цієї сесії доступна інформація обмежується анотацією, заявами компанії щодо дорожньої карти та постійними вторинними повідомленнями з кінця жовтня 2026 року. Тому доповідь на IEDM є наступним важливим публічним етапом у історії A14 SRAM.
ЧАСТІ ПИТАННЯ
Яка саме повідомлена розмірність високогустинного SRAM-клітинки A14 і як вона порівнюється з попередніми нодами?
Абстракт та супутні звіти TSMC стверджують, що високогустинна 6T SRAM біт-клітина матиме розмір менше 0,017 мкм². Та сама клітина мала розмір приблизно 0,021 мкм² від процесу N5, введеного у 2020 році, до N3E та N2. Отже, зменшення перевищує 19 відсотків за площею, що відповідає теоретичному збільшенню більше ніж на 23 відсотки кількості клітин, які можна розмістити на певній площі кремнію до врахування накладних витрат периферії.
Коли A14 досягне масового виробництва і коли можуть з’явитися перші продукти?
Масове виробництво планується на 2028 рік. Виробництво з ризиком планується на 2027 рік. Через звичайну затримку між кваліфікацією процесу та завершенням дизайну продукту, відправлення продуктів, виготовлених на основі A14, у масових обсягах очікується не раніше 2029 року.
Як порівнюються показники продуктивності та потужності A14 з N2?
При тій самій потужності A14, як очікується, забезпечить збільшення швидкості на 10–15 відсотків. При тій самій швидкості споживання енергії, як очікується, зменшиться на 25–30 відсотків. Загальна щільність чіпу, як очікується, зросте приблизно на 20 відсотків завдяки спільному ефекту масштабування логіки та SRAM.
Чи означає менший біт-клітинка автоматично на 19 відсотків більше кешу на готовому чіпі?
Ні. Периферійні схеми, що оточують масив, декодери, підсилювачі сигналу та пов’язана логіка, займають додаткову площу і можуть не масштабуватися з точно такою ж швидкістю. Тому чистий приріст густоти макроелементів буде нижчим, ніж зменшення площі клітинок, хоча TSMC стверджує, що досягла найвищої густоти макроелементів на сьогоднішній день.
Як порівнюється комірка A14 SRAM з розкритими даними Intel?
Густинна комірка Intel 18A вказана на рівні 0,021 мкм², що відповідає розміру, який TSMC використовує з N5. Якщо комірка A14 залишиться нижче 0,017 мкм² у виробництві, TSMC зберігатиме числову перевагу за цим конкретним показником у відповідний період часу.
Чому масштабування SRAM так довго відставало від масштабування логіки?
Шеститранзисторна комірка чутлива до варіацій процесу, витоків і стабільності при низьких напругах. Забезпечення достатньої маржі шуму та здатності до запису при подальшому зменшенні транзисторів виявилося складнішим, ніж масштабування чисто логічних пристроїв, що призвело до багаторічного плато, спостережуваного після N5.
Відмова від відповідальності: Ця загальна інформація про ринок, можливо, з третіх сторін, комерційних або спонсорованих джерел, надається виключно для довідкових та освітніх цілей і не є фінансовою або інвестиційною порадою, пропозицією, запрошенням або гарантією. Ми відмовляємося від відповідальності за її точність, повноту, надійність та будь-які зумовлені ними збитки. Інвестування/торгівля супроводжуються ризиками; минулі результати не гарантує майбутніх. Користувачі повинні проводити дослідження, обережно оцінювати ризики та брати повну відповідальність. Для отримання додаткової інформації будь ласка, ознайомтеся з Умовами використання та Відмовою від відповідальності щодо ризиків KuCoin.
Відмова від відповідальності: Для вашої зручності цю сторінку було перекладено за допомогою технології ШІ. Для отримання найточнішої інформації дивіться оригінальну англійську версію.