Geçtiğimiz 60 yılda yarı iletken endüstrisi, transistör boyutlarını küçülterek (Moore Yasası) ilerlemiş, her zaman daha küçük, daha yoğun ve daha düşük maliyetli hale gelmiştir.
Ancak şimdi bu yolun sonuna geldik:
- 7 nm'den küçük işlem teknolojisi getirisi ciddi şekilde düştü
- Litografi makinesi maliyeti korkunç düzeyde
- İleri üretim süreciyle tasarlanan tek bir çip için maliyet 1 milyar doları aşmaktadır.
- Tek bir transistör maliyeti azalmak yerine arttı
Huawei yarı iletken ekibi, 6 yıl ve 381 adet seri üretim çipiyle yeni bir yön doğrultusunda doğrulama yaptı:
Boyut değil, zamanı yarışın.
τ Ölçeklendirme Teorisini Önerin:
Zamanı temel optimizasyon ölçütü olarak kabul edin, tüm zincir boyunca özellik zamanı τ'yi kristal transistör anahtarlama (pikosaniye) ile veri merkezi görevleri (saniye) arasında 12 basamaklık bir aralıkta sıkıştırın.
Kısaca:
Daha önce kimin daha küçük olduğu karşılaştırılıyordu, şimdi kimin daha hızlı, gecikmesi daha düşük ve verimliliği daha yüksek olduğu karşılaştırılıyor.
Birinci: τ ölçeklemesi nedir?
τ, dört katman olan her katmandaki gecikme / zaman sabitidir:
- Transistör: Anahtarlama Hızı
- Devre: Sinyal iletim gecikmesi
- Çip: Hesaplama, bellek erişim gecikmesi
- Sistem: Noktadan noktaya iletişim senkronizasyon saati
Hedef, tüm yığınları birlikte τ üzerine odaklamak, üretim, devre, mimari ve sistem aynı ölçütlerle optimize edilecek, artık ayrı ayrı çalışmayacak.
İkinci: Mobil Uygulamada Uygulama: LogicFolding (Mantıksal Katlama)
Üretim sürecini yükseltmeden, çipleri dikey olarak yığıp kritik yolları çok katlı bir şekilde ultra ince karışık birleştirmeye dayalı olarak dağıtmak, çipe “kat eklemek” gibi bir şeydir.
- Transistör yoğunluğu: bir nesil 155→238 milyon/mm², %55 artış
- Verimlilik: %41 artış, saat hızı yaklaşık %13 arttı
- SRAM frekansı: %40'tan fazla artış
- Kirin 2026'da saat hızı 3,1 GHz'e ulaşacak, 2029 hedefi 4 GHz
Üç: AI veri merkezi kurulumu: Tam zincir boyunca gecikme azaltılıyor
AI kümelerinin %80 enerji tüketimi ve %70 maliyeti veri taşıma ile ilgilidir; temel amaç iletişim süresini azaltmaktır.
Birleşik Bus
Çok katmanlı protokol kaldırıldı, uzaktan erişim gecikmesi onlarca mikrosaniyeden yaklaşık 100 nanosaniyeye düşürüldü, 500 kat daha hızlı.
2. Hi-ONE Işık Bağlantısı
Tek modül 8 Tb/s, bakır kablo yerine fiber optik kablo, mesafe 1 metreden 100 metreye çıkarıldı, on binlerce GPU kümesine uygun.
3. 3D Katlama
2.5D paketleme sorununu çözmek için "alan hızlıca artıyor, arayüzler yetişemiyor" — belleği, güç sağlayıcıyı ve optik portları dikey yüze taşıyın ve hesaplama gücünü eş zamanlı olarak genişletin.
- Tahmin: 2035 yılında AI donanım entegrasyonu 100 katından fazla artacak
Dört: Mantık ve belleğin yeniden birleştirilmesi
Erken yıllarda CPU ve bellek ayrı ayrı gelişti, şimdi AI çağında veri taşıma, hesaplama kadar kritik hale geldi ve bellek ile mantık sıkı bir şekilde 3D olarak entegre edilmelidir; zincirin söz hakkını bellek ve paketleme yönüne kaymaktadır.
Beşinci: Kalan zorluklar
- EDA araçları 3D yığın tasarımı için uyumlu olmalıdır.
- Wafer arasında işlem farkları ve dikey bağlantı kayıpları optimize edilmelidir.
- Yeni verimlilik ve Benchmark standartlarıyla uyumlu hale getirin
Sonuç
Moore Yasası'nın boyut dönemi sona erdi, zaman ölçeklendirme dönemi başladı.
En ileri teknoloji litografi makinesine takılmadan, 3D yığma, sistem mimarisi ve bağlantı optimizasyonuyla performans ve verimliliği sürekli olarak artırabilirsiniz.
Bu, gelecek 10 yılın yarı iletken ana hatları olacaktır.