В течение последних 60 лет полупроводниковая отрасль продвигалась за счет уменьшения размеров транзисторов (закон Мура), становясь все меньше, все более плотной и дешевле.
Но теперь этот путь пройти невозможно:
- Прибыль от процессов менее 7 нм резко упала
- Стоимость литографического оборудования — нереально высока
- Стоимость проектирования одного чипа по передовому технологическому процессу превышает 1 миллиард долларов США
- Стоимость отдельного транзистора не снижается, а растет
Команда полупроводников Huawei проверила новый подход с помощью 6 лет и 381 типа серийных чипов:
Не сравнивайте размеры, сравнивайте время.
Предложена теория τ-масштабирования (τ Scaling):
Принимайте «время» в качестве ключевого показателя оптимизации, сокращая характеристическое время τ на всем пути — от переключения транзисторов (пикосекунды) до задач в центре обработки данных (секунды), охватывая 12 порядков величины.
Простыми словами:
Раньше соревновались, кто меньше, теперь — кто быстрее, с меньшей задержкой и более высокой эффективностью.
Что такое τ-масштабирование?
τ — это задержка / постоянная времени каждого слоя, четыре слоя:
- Transistor: Switching Speed
- Цепь: задержка передачи сигнала
- Чип: вычисления, задержка доступа к памяти
- Система: синхронизация времени конец-в-конец
Цель — совместно оптимизировать τ на всех уровнях: технология, схемотехника, архитектура и система, используя единые показатели, а не работая разрозненно.
Второй этап: внедрение на мобильном устройстве: LogicFolding (логическое сворачивание)
Без улучшения технологии, вертикально стекайте чипы, используя сверхточный гибридный связывающий метод для распределения ключевых путей по нескольким слоям, что эквивалентно «добавлению этажей» к чипу.
- Плотность транзисторов: поколение от 155 до 238 млн/мм², рост на 55%
- Энергоэффективность: рост на 41%, частота повышена почти на 13%
- SRAM частота: рост более чем на 40%
- Kirin достигнет частоты 3,1 ГГц в 2026 году, цель — 4 ГГц в 2029 году
Третий этап: развертывание ИИ-центра обработки данных — полная цепочка с минимальной задержкой
80% энергопотребления и 70% затрат на ИИ-кластеры приходятся на перемещение данных, ключевая задача — сокращение времени передачи.
Unified Bus
Устранение многоуровневого протокола позволило снизить задержку удаленного доступа с десятков микросекунд до примерно 100 наносекунд — в 500 раз быстрее.
2. Hi-ONE оптическое соединение
Одномодульная скорость 8 Тб/с, замена медных кабелей на оптоволоконные, расстояние увеличено с 1 метра до 100 метров, совместимо с кластерами из десятков тысяч ускорителей.
3. 3D-складывание
Решение проблемы «быстрого роста площади и отставания интерфейсов» в 2.5D-упаковке путем перемещения памяти, питания и оптических портов на вертикальную поверхность для синхронного масштабирования вычислительной мощности.
- Прогноз: к 2035 году интеграция аппаратного обеспечения ИИ увеличится более чем в 100 раз
Четвертый: логика и память повторно объединены
Раньше процессоры и память развивались отдельно, но в эпоху ИИ перенос данных важнее вычислений, поэтому память и логика должны быть тесно интегрированы в 3D-формате, и влияние в цепочке поставок смещается в сторону памяти и упаковки.
Пять: оставшиеся вызовы
- EDA-инструменты должны быть адаптированы для 3D-стекирования
- Необходимо оптимизировать различия в процессах между кристаллами и потери при вертикальном соединении.
- Для соответствия новым стандартам энергоэффективности и Benchmark
Вывод
Эпоха уменьшения размеров по закону Мура завершилась, наступила эпоха масштабирования времени.
Не нужно упорно стремиться к самым передовым литографическим машинам — за счет 3D-стекирования, архитектуры системы и оптимизации соединений можно постоянно повышать производительность и энергоэффективность.
Это будет ключевым направлением для полупроводников в ближайшие 10 лет.