Ilmuwan Huawei Memperingatkan Skalabilitas Chip NVIDIA Mendekati Batas Fisik

ME AI Mengumumkan bahwa Liao Heng, ilmuwan utama semikonduktor Huawei dan salah satu pendiri inti chip Ascend AI, memberikan peringatan dalam wawancara publik terbaru, menyatakan bahwa raksasa semikonduktor Barat yang diwakili oleh NVIDIA sedang mendekati batas fisik saat mengejar prosesor yang lebih kuat — “Mengembangkan skala dengan terus menambah chip komputasi dan lebih banyak HBM pasti akan mencapai batas atas. Industri masih terus maju, tetapi begitu melewati batas fisik ini, akan terjadi longsoran.” Liao Heng membandingkan seluruh nilai rantai AI dengan “menara 18 lantai”, sejajar dengan kerangka “kue berlapis” dari CEO NVIDIA Huang Renxun, menekankan bahwa Tiongkok perlu membangun kemampuan kolaboratif di setiap lapisan, khususnya antara produsen chip dan pengembang model AI harus bekerja sama erat. Liao Heng juga mengungkapkan bahwa Huawei akan segera meluncurkan chip smartphone pertamanya yang dirancang berdasarkan kerangka Tau Scaling Law, melalui teknologi LogicFolding. Setelah lembaga seperti SemiAnalysis dan TechInsights melakukan analisis dekomposisi terhadapnya, “Dunia akan memahami dengan jelas pada akhir tahun ini bagaimana jalur alternatif ini membantu menutup kesenjangan.” Tau Scaling Law adalah desain inovatif yang diajukan oleh Huawei, intinya adalah beralih fokus ke peningkatan kecepatan transmisi antar komponen sistem komputasi ketika keunggulan bawaan miniaturisasi chip secara bertahap melemah. Liao Heng juga memberikan pujian tinggi kepada Liang Wenheng, pendiri DeepSeek, menilai bahwa kunci keberhasilannya dalam melatih model puncak dengan daya komputasi sangat rendah pada tahun 2025 terletak pada inovasi arsitektur model, serta membandingkan inovasi AI Tiongkok dengan memaksimalkan penggunaan ruang di apartemen kecil, sementara rekan-rekan Barat tinggal di vila yang lebih luas. Liao Heng menyatakan bahwa Huawei sendiri juga sedang mengembangkan chip AI yang dapat mendukung arsitektur efisien lebih baik melalui mekanisme desain kolaboratif antara chip dan model, “Kita harus menginvestasikan lebih banyak upaya dalam desain, menukar kompleksitas yang lebih tinggi dengan konsumsi sumber daya komputasi yang lebih rendah.” (Sumber: BlockBeats)