Selama 60 tahun terakhir, industri semikonduktor telah mendorong kemajuan dengan memperkecil ukuran transistor (Hukum Moore), membuatnya semakin kecil, semakin padat, dan biaya semakin rendah.
Tapi sekarang jalan ini tidak bisa dilanjutkan:
- Pendapatan proses di bawah 7nm anjlok
- Biaya mesin lithography sangat mahal
- Biaya desain chip proses maju melebihi 1 miliar dolar AS
- Biaya per transistor naik, bukan turun
Tim semikonduktor Huawei telah membuktikan arah baru melalui 6 tahun dan 381 jenis chip produksi massal:
Jangan berlomba-lomba dalam ukuran, ganti dengan berlomba-lomba dalam waktu.
Mengusulkan teori τ scaling:
Jadikan "waktu" sebagai indikator optimasi utama, kurangi waktu fitur τ secara menyeluruh, dari saklar transistor (pikodetik) hingga tugas pusat data (detik), mencakup 12 tingkat besaran.
Singkatnya:
Dulu yang lebih kecil menang, sekarang yang lebih cepat, latensi lebih rendah, dan efisiensi lebih tinggi.
Apa itu τ scaling?
τ adalah delay/time constant masing-masing lapisan, terdiri dari empat lapisan:
- Transistor: Kecepatan Saklar
- Sirkuit: Latensi transmisi sinyal
- Chip: Komputasi, latensi akses memori
- Sistem: Sinkronisasi waktu komunikasi end-to-end
Tujuannya adalah mengoptimalkan seluruh stack secara bersama-sama dengan τ, menggunakan satu set indikator yang sama untuk proses, sirkuit, arsitektur, dan sistem, bukan lagi bekerja secara terpisah.
Dua: Peluncuran di perangkat seluler: LogicFolding
Tanpa meningkatkan proses, chip ditumpuk secara vertikal, dan ikatan campuran ultra-precise digunakan untuk mendistribusikan jalur kritis ke beberapa lapisan, seolah-olah menambahkan lantai ke chip.
- Kepadatan transistor: dari 155 → 238 juta per mm², meningkat 55%
- Efisiensi energi: naik 41%, frekuensi utama meningkat hampir 13%
- Frekuensi SRAM: Naik lebih dari 40%
- Kirin 2026 mencapai frekuensi 3,1 GHz, target 4 GHz pada 2029
Tiga: Penerapan Pusat Data AI: Latensi Ditekan Secara End-to-End
80% konsumsi energi dan 70% biaya klaster AI berada pada pemindahan data, intinya adalah meminimalkan waktu komunikasi.
Unified Bus
Menghilangkan lapisan protokol ganda, menurunkan latensi akses jarak jauh dari puluhan mikrodetik menjadi sekitar 100 nanodetik, 500 kali lebih cepat.
2. Hi-ONE Optical Interconnect
Modul tunggal 8 Tb/s, ganti kabel tembaga dengan serat optik, jarak diperluas dari 1 meter menjadi 100 meter, kompatibel dengan klaster ribuan GPU.
3. Lipat 3D
Menyelesaikan masalah “area meningkat cepat, antarmuka tertinggal” pada封装 2.5D, pindahkan memori, daya, dan port optik ke permukaan vertikal, dan skala sesuai dengan peningkatan daya komputasi.
- Prediksi: Integrasi perangkat keras AI meningkat lebih dari 100 kali pada tahun 2035
Empat, Reintegrasi Logika dan Memori
Di masa awal, CPU dan memori berkembang secara terpisah, tetapi di era AI saat ini, pemindahan data lebih penting daripada komputasi, sehingga memori dan logika harus diintegrasikan secara ketat dalam 3D, dengan kekuatan industri beralih ke memori dan packaging.
Lima: Tantangan yang tersisa
- Alat EDA harus disesuaikan dengan desain stack 3D
- Perbedaan proses antar wafer dan kerugian interkoneksi vertikal perlu dioptimalkan
- Harus disesuaikan dengan standar efisiensi energi dan Benchmark baru
Kesimpulan
Era ukuran hukum Moore berakhir, era penskalaan waktu dimulai.
Tidak perlu terpaku pada mesin lithografi paling canggih, dengan stacking 3D, arsitektur sistem, dan optimasi interkoneksi, kinerja dan efisiensi energi tetap dapat terus ditingkatkan.
Ini akan menjadi jalur inti semikonduktor dalam 10 tahun ke depan.