हुआवेई ने ASML EUV लिथोग्रफी के बिना 2031 तक 1.4 नैनोमीटर चिप्स का रास्ता उजागर किया है। 🧵 IEEE ISCAS 2026 में, हुआवेई ने टौ (τ) स्केलिंग नियम और लॉजिकफोल्डिंग आर्किटेक्चर पेश किया। पारंपरिक ज्यामितीय संकुचन के बजाय, यह ढांचा लॉजिक सर्किट्री को ऊर्ध्वाधर रूप से स्टैक करता है ताकि प्रसारण लैग कम हो और ट्रांजिस्टर घनत्व को अधिकतम किया जा सके। यह आर्किटेक्चर इस गर्मी में अगली पीढ़ी के किरिन प्रोसेसर में शुरू होगा। हुआवेई ने बताया कि पिछले 6 वर्षों में अमेरिकी निर्यात नियंत्रणों के तहत उसने पहले ही 381 चिप मॉडलों का बड़े पैमाने पर उत्पादन कर लिया है, और 2031 तक 1.4 नैनोमीटर-श्रेणी की प्रक्रिया समतुल्यता हासिल करने का लक्ष्य रखता है। स्रोत: Tom's Hardware