ChainCatcher informa que, según fuentes de la industria de materiales el 2 de septiembre, TSMC espera continuar utilizando la tecnología tradicional de microbump en lugar de la unión híbrida para el empaquetado avanzado que conecta la memoria de alto ancho de banda (HBM) con aceleradores de IA en el corto plazo. Dado el ciclo de desarrollo de los materiales relacionados, se espera que los microbumps con espaciado más fino sigan utilizándose hasta la fase tardía de HBM4 y la fase inicial de HBM5. TSMC ha solicitado a sus socios de materiales y equipos el desarrollo de soluciones de unión y relleno inferior para microbumps de aproximadamente 5 micrómetros; los proveedores de Corea del Sur y Japón ya han comenzado su desarrollo, y se espera que la producción en masa de microbumps de 5 μm comience en la segunda mitad de 2028. Actualmente, la altura del bump en la tercera generación extendida de HBM, es decir, HBM3E, es de aproximadamente 15–25 μm, mientras que HBM4 se acerca a los 10 μm. Los proveedores japoneses de materiales anteriormente indicaron que era difícil garantizar la calidad por debajo de los 15 μm. La reducción y el afinamiento de los bumps se deben a las limitaciones de altura del cubo HBM y a la necesidad de mayor densidad de interconexión. JEDEC establece una altura máxima de apilamiento HBM de 775 μm. En el empaquetado avanzado CoWoS de TSMC, los apilamientos HBM ya ensamblados por los proveedores de GPU y memoria se montan sobre el sustrato de silicio mediante microbumps; el apilamiento de 16 capas de chips DRAM se realiza dentro del paquete HBM por proveedores como SK hynix y Samsung Electronics. Las primeras y segundas generaciones de HBM utilizaban bumps de soldadura más grandes, y los microbumps se convirtieron en la norma alrededor de la generación HBM3. SK hynix utiliza el proceso MR-MUF, mientras que Samsung Electronics utiliza TC-NCF. La unión híbrida permite interconexiones más delgadas y densas mediante la unión directa de pad de cobre; TSMC ya la utiliza en la plataforma SoIC para el apilamiento de chips lógicos, pero HBM sigue utilizando microbumps para conectarse al intermediario.
TSMC continuará utilizando el empaquetado con micro-bump para HBM hasta HBM5
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Resumen
TSMC mantendrá el empaquetado con micro-bump para HBM en chips de IA hasta HBM5, según ChainCatcher. La empresa está trabajando con proveedores en una solución de bump de 5 micrones para producción masiva en 2028. HBM3E utiliza bumps de 15–25 μm, mientras que HBM4 se está trasladando a 10 μm. Los operadores que evalúan la relación riesgo-recompensa pueden monitorear cómo la tecnología de empaquetado afecta el rendimiento y los costos de los chips. El análisis técnico para cripto sugiere mantener un ojo en los activos vinculados a semiconductores a medida que crece la adopción de HBM.
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