El análisis de desmontaje de SemiAnalysis muestra que el nodo N+3 de SMIC coincide con el 18A de Intel en el paso metálico

Invitado: Dylan Patel, fundador de SemiAnalysis

Presentador: Ninguno (video con narración independiente)

Fuente del podcast: SemiAnalysis

¿Acaba China de superar a Intel?

Fecha de transmisión: 2026年7月20日

Declinación de intereses: Este video es una interpretación del primer informe público del laboratorio de desmontaje STEEL de SemiAnalysis, que promueve directamente su producto de desmontaje de pago. SemiAnalysis mantiene una competencia comercial directa con el antiguo gigante de desmontaje TechInsights (este último está siendo vendido a una empresa de capital privado, y los ingresos de SemiAnalysis ya superan los de TechInsights). El contenido siguiente presenta fielmente su análisis técnico y no representa la postura de esta publicación.

SemiAnalysis cortó el último chip insignia de Huawei, el Kirin 9030, y midió con un microscopio electrónico el ancho más fino de las líneas metálicas. El resultado fue inesperado: el espaciado mínimo de metal del proceso N+3 de tercer generación de SMIC, de 7 nanómetros, es de solo 32.5 nanómetros, más estrecho que los 36 nanómetros utilizados por Intel en su nodo más avanzado, Panther Lake. Una fábrica de obleas china a la que se le cortó el suministro de máquinas de litografía EUV supera en densidad de interconexión al nodo líder de Intel.

Pero SemiAnalysis mismo advirtió en su informe que este número fue deliberadamente seleccionado. N+3 efectivamente alcanzó la densidad de transistores de la N6 de TSMC, pero a costa de patrones cuádruples, más máscaras, mayores costos y menor tasa de rendimiento; el rendimiento y el consumo energético incluso se quedaron atrás, y el Kirin 9030 probablemente solo equivale a un flag Android de hace tres años. En resumen, los chips chinos aún están varios años atrás, pero estar atrás no equivale a estar bloqueado. Las restricciones de exportación no detuvieron a China, simplemente cambiaron el problema. La última frase del video merece mayor reflexión: China no necesita alcanzar a TSMC, solo necesita ser lo suficientemente buena como para ya no necesitarla en absoluto.

Sobre ese asombroso número en el título

¿Cómo lograr una densidad de nivel EUV sin EUV?

Sobre la igualación de densidad y el retroceso en rendimiento

Sobre por qué todavía tienen miedo de China

Sobre el verdadero factor decisivo

Actualmente, el mundo de la fabricación de semiconductores está dividido en dos grupos: los que tienen máquinas de litografía EUV y los que no las tienen. La falta de EUV representa una desventaja clara para China, pero ¿cuán grande es realmente esta brecha de fabricación?

Este es un HiSilicon Kirin 9030, el chip dentro del último teléfono insignia de Huawei. Hace unas semanas, SemiAnalysis lo cortó y lo colocó bajo un microscopio electrónico para medir las pistas más finas dentro del chip, es decir, el espaciado metálico. El resultado fue inesperado.

El espaciado metálico más pequeño en el Kirin 9030 es de solo 32,5 nanómetros, menor que el de Panther Lake, que utiliza el nuevo nodo 18A de Intel. Una fábrica de obleas china, privada de las herramientas más avanzadas y sin EUV, tiene una densidad de trazado aproximadamente un 10% más ajustada que el nodo líder de EUV de Intel.

En este video, debes entender tres cosas: cómo SMIC logró esto sin EUV; por qué líneas más finas no siempre significan mejor rendimiento; y por qué, aunque lleva años atrás, China ya se ha convertido en un jugador importante en la mesa de fabricación de obleas.

Primero, hablemos de dónde provienen estos números y mediciones, porque eso en sí es bastante interesante.

SemiAnalysis creó un laboratorio de desmontaje llamado STEEL, cuyo nombre completo es SemiAnalysis Teardown Engineering and Evaluation Lab. Desmontar, como su nombre indica, consiste en desarmar físicamente los chips más avanzados del mundo para realizar ingeniería inversa y descubrir cómo se fabricaron. Durante los últimos veinte años aproximadamente, solo una empresa podía hacer esto a escala; ahora ya no es así.

Entonces, todo lo que verás a continuación: secciones, ancho de línea, cantidad de transistores, proviene directamente de STEEL.

En la "mesa de cirugía" se encuentra el Kirin 9030, el SoC insignia de Huawei, basado en el tercer proceso de 7 nanómetros de SMIC, con el código interno N+3, y también el proceso más avanzado actualmente en China.

Pero un solo número por sí solo no tiene sentido; se necesita un punto de referencia. Por eso, STEEL también desmontó otro chip: el MediaTek Helio G99, un SoC de gama baja para teléfonos móviles, fabricado con el proceso N6 de TSMC. La razón es sencilla: el N6 de TSMC y el nodo 7 nm N+3 de SMIC se encuentran aproximadamente en el mismo nivel y categoría. Uno fue fabricado con los mejores equipos occidentales, y el otro en China, bajo restricciones de exportación. Colocando ambos chips bajo el mismo microscopio, esperemos que se pueda contar la historia completa.

No te apresures a comparar con el título de Intel 18A; primero, observa N+3 frente a N6. ¿Logró SMIC un espaciado metálico más fino con N+3 que con N6? Respuesta sencilla: sí.

La distancia mínima entre metales medida en el Kirin 9030 es de 32,5 nanómetros, mientras que la distancia mínima entre metales en el Helio G99 basado en N6 es de 40 nanómetros, una diferencia considerable.

Pero "líneas más finas" se refiere a la densidad, es decir, cuántos lógicos pueden caber en un milímetro cuadrado, y no indica directamente la calidad general de este chip o este nodo. El espaciado mínimo de metal es solo una parte de la ecuación; no indica cuán rápido son los interruptores lógicos ni cuánta energía consumen.

En términos de densidad, SMIC realmente lo logró. N+3 tiene aproximadamente 113 millones de transistores por mm², mientras que el N6 de TSMC tiene aproximadamente 108 millones. Por lo tanto, es cierto: el último nodo DUV de SMIC supera en densidad a un nodo EUV.

Sin EUV, ¿cómo lograr la densidad de nivel EUV? Hay dos métodos, cada uno con sus propios costos.

La primera técnica es la patrónización múltiple. EUV te permite imprimir aproximadamente una sola vez un patrón relativamente fino. Sin EUV, debes ser más creativo. El método consiste en imprimir primero un patrón grueso, depositar una capa delgada de spacer a lo largo de los bordes, luego grabar y usar esos spacers como una nueva máscara, más fina. Es como dibujar una línea, trazar sus dos bordes para obtener dos líneas más finas, y luego repetir el proceso. Hacerlo una vez se llama autoalineado doble patrón (SADP); es autoalineado porque los spacers se forman automáticamente siguiendo el patrón existente. Hacerlo dos veces se llama cuádruple patrón (SAQP). La capa más fina de SMIC requiere la versión cuádruple.

Cada vez que se repite el proceso, se añade una capa más de protección, más alineación y más oportunidades de error, lo que aumenta el costo y reduce el rendimiento. "Sabes que no me gusta tener un bajo rendimiento."

La segunda estrategia es DTCO, optimización conjunta de diseño y proceso. Significa dejar de tratar el diseño del chip y el proceso de fabricación como dos problemas independientes y, en su lugar, optimizarlos juntos. En la práctica, esto implica comprimir el diseño de la celda: utilizar menos aletas por transistor, colocar directamente el contacto de la puerta encima de la puerta activa en lugar de desplazarla hacia un lado, o reducir la distancia de aislamiento entre celdas adyacentes.

Cada técnica DTCO permite recuperar un poco de área, pero cada una también hace que los transistores sean más frágiles y más difíciles de modelar. Por lo tanto, SMIC efectivamente ha alcanzado la densidad del nodo EUV de TSMC, pero logrando esto mediante el uso de más máscaras, más pasos y mayor probabilidad de fallos para forzar DUV. Esto no se puede considerar un empate.

La densidad parece impresionante, pero justo ahí es donde comienza a desmoronarse. Porque el área es la dimensión más fácil de modificar, mientras que el consumo de energía y el rendimiento son mucho más difíciles.

Desde que la ley de Dennard dejó de aplicarse a mediados de la década de 2000, la antigua regla nombrada tras Robert Dennard —según la cual los transistores más pequeños eran más rápidos y consumían menos energía— ya no existe. Ese escalado gratuito ha terminado; tras adoptar DTCO, la velocidad y la eficiencia deben perseguirse por separado, y no se pueden tener ambos a la vez.

Esto es exactamente lo que se puede ver en el nodo SMIC N+3. El Kirin 9030 Pro es un chip relativamente denso, pero su rendimiento es aproximadamente equivalente al de los flagships de Android de hace tres años. En comparación con los mejores actuales de Apple, Qualcomm, MediaTek y Samsung, ni siquiera están en la misma categoría. La brecha en eficiencia es aún mayor que la brecha en velocidad.

El ejemplo más típico son los pequeños núcleos de eficiencia de Apple, esos realmente pequeños. El rendimiento entero de los núcleos E de Apple supera al núcleo prime de Huawei, consumiendo solo aproximadamente 1 vatio, mientras que el núcleo prime de Huawei consume 4.5 vatios. En términos de rendimiento por ciclo, el núcleo prime de Huawei se sitúa aproximadamente al nivel del Arm Cortex-X2, un diseño de 2021. Honestamente, es una ingeniería bastante digna. Pero el M1 de Apple de 2020 era un 35% más rápido por ciclo con un consumo de energía similar. Y el actual líder en la categoría está varios pasos por delante de ambos.

Por lo tanto, N+3 tiene una ligera ventaja en densidad sobre el N6 de TSMC, pero el N6 ya es un nodo de hace varios años. Apple y Qualcomm ya están desarrollando chips en N4 y N3, que son más densos y tienen una curva de voltaje-frecuencia mucho mejor. A finales de este año también llegarán chips basados en N2. Tienen más transistores, y cada uno conmuta más rápido con menor consumo de energía. SMIC parece haberse equivocado en el enfoque. Las pistas se han vuelto más finas y la densidad ha aumentado, pero la física del nodo no ha avanzado al mismo ritmo.

Al comparar N+3 con el más reciente 18A de Intel, la diferencia es más evidente. En teoría, 18A puede lograr un espaciado metálico M0 de 32 nanómetros, igual que N+3. Sin embargo, en Panther Lake, Intel utiliza ampliamente celdas de alto rendimiento, ampliando el espaciado metálico a 36 nanómetros.

Según los objetivos de diseño, un espaciado M0 más relajado también ofrece beneficios en costos y rendimiento, ya que reduce la complejidad. Pero esto supone que tienes libertad para decidir dónde y cómo reducir, lo que significa que el título "más fino que Intel" es cierto, pero no refleja la competitividad. Los números son reales, pero lo que miden no determina quién gana.

En cuanto a la densidad de transistores, 18A supera claramente a N+3, incluso con un ligero aumento en el espaciado metálico. Esto se debe a que los chips no se tratan solo de densidad, y la densidad no se reduce solo al espaciado metálico M0. La alimentación trasera te permite reducir aún más el espaciado metálico en la cara frontal, ya que las conexiones de energía ingresan por la parte trasera del chip.

Entonces, ¿por qué todavía tienen miedo de China? Porque estar unos años atrás y estar completamente estancado son dos cosas diferentes.

SMIC aún tiene margen de crecimiento en DUV. Metales inferiores más finos, como M0, que es solo la primera capa metálica, tienen muchas capas adicionales después. Celdas más cortas y espaciado de puerta más ajustado. En teoría, el futuro N+4 podría alcanzar aproximadamente la densidad del N5 de TSMC, y el N+5 con alimentación trasera podría llegar a la densidad del Intel 18A. Pero repito, solo en términos de densidad; el consumo de energía y el rendimiento no pueden seguir el ritmo.

Lo clave es que la dificultad es acumulativa. Cada optimización, vista por separado, es razonable, pero sin EUV para combinarlas todas, cada nuevo nodo es más lento, más caro y menos tolerante que el anterior. Puedes seguir trepando la pared, pero la pared solo se volverá más empinada.

Las restricciones de exportación no detuvieron a China, solo cambiaron el problema que China está resolviendo.

Y el conocimiento se está difundiendo. Se ha pedido a SMIC que autorice a otras fábricas de obleas nacionales las tecnologías N+2 y N+3. Si esta experiencia de fabricación se transfiere a aceleradores de IA, el punto de cuello de botella ya no será una sola fábrica de obleas que pueda ser sancionada, sino todo un ecosistema.

Repaso rápido del nodo N+3 de 7 nm de SMIC. Sin EUV, aún sin alimentación trasera. Mayor complejidad, mayor costo, y una brecha de eficiencia real. Según cada métrica clave en la vanguardia, China no está reduciendo la brecha con TSMC, Intel o Samsung. Esto es claramente evidente bajo el microscopio.

Pero estar "rezagado respecto a la vanguardia" y ser "irrelevante" son dos cosas distintas. Si los chips nacionales son lo suficientemente buenos como para usarse en teléfonos, inferencia, redes o cualquier ámbito sensible a la seguridad, entonces han ganado. China no necesita convertirse en TSMC para tener sentido. Solo necesita ser lo suficientemente buena como para ya no necesitar nunca más a TSMC.

Todo el contenido del video proviene de STEEL: anotaciones, análisis a nivel de bloque y secciones de microscopio electrónico que atraviesan directamente la lógica y el almacenamiento. El video no profundiza en muchos aspectos: el proceso completo, análisis de materiales, mediciones de las aletas, desensamblaje del paquete. Si deseas una exploración profunda del último nodo de SMIC, consulta el artículo de desmontaje de SemiAnalysis, el enlace está en la descripción del video.

Este es el primer informe público de STEEL, y sin duda habrá más. Si te gustan este tipo de contenidos, suscríbete. "Me encantaría saber qué piensas sobre esto. ¿Es lo suficientemente bueno como para ya no necesitar TSMC? Dímelo en los comentarios."

Organizado y compilado por Shenchao TechFlow