Durante los últimos 60 años, la industria de semiconductores ha impulsado el progreso reduciendo el tamaño de los transistores (ley de Moore), haciéndolos cada vez más pequeños, densos y económicos.
Pero ahora este camino ya no es posible:
- Los beneficios de los procesos por debajo de 7 nm se han desplomado
- El costo de la fotolitografía es astronómico
- El costo de diseño de un solo chip con proceso avanzado supera los 1.000 millones de dólares.
- El costo por transistor aumenta en lugar de disminuir
El equipo de semiconductores de Huawei ha validado una nueva dirección con 6 años y 381 chips en producción:
No se trata de tamaño, sino de tiempo.
Proponer la teoría de escalamiento τ (τ Scaling):
Trate el "tiempo" como el indicador clave de optimización, comprimiendo el tiempo característico τ en toda la cadena, desde el interruptor de transistores (picosegundos) hasta las tareas del centro de datos (segundos), abarcando 12 órdenes de magnitud.
En resumen:
Antes se comparaba quién era más pequeño, ahora se compara quién es más rápido, con menor latencia y mayor eficiencia.
¿Qué es exactamente la escala τ?
τ es el retardo / constante de tiempo de cada capa, dividido en cuatro capas:
- Transistor: switching speed
- Circuito: Retraso en la transmisión de la señal
- Chip: Cómputo, latencia de acceso a memoria
- Sistema: Sincronización de tiempo de extremo a extremo
El objetivo es optimizar conjuntamente toda la pila: procesos, circuitos, arquitectura y sistema, utilizando las mismas métricas, en lugar de trabajar por separado.
II. Implementación en móvil: LogicFolding
Sin mejorar el proceso, apilar los chips verticalmente y utilizar una unión híbrida ultra precisa para distribuir las rutas críticas en múltiples capas, equivalente a agregar pisos al chip.
- Densidad de transistores: de 155 a 238 millones por mm², un aumento del 55%
- Eficiencia energética: +41%, frecuencia principal aumentada en casi un 13%
- Frecuencia SRAM: sube más del 40%
- Kirin alcanza 3.1 GHz en 2026, con objetivo de 4 GHz para 2029
Tres: Implementación del centro de datos de IA: latencia minimizada en toda la cadena
El 80 % del consumo energético y el 70 % de los costos del clúster de IA están en la transferencia de datos; el núcleo es reducir el tiempo de comunicación.
1. Unified Bus
Eliminación de múltiples protocolos, reduciendo la latencia de acceso remoto de decenas de microsegundos a aproximadamente 100 nanosegundos, 500 veces más rápido.
2. Hi-ONE Light Interconnection
Módulo único de 8 Tb/s, reemplazo de cable de cobre por fibra óptica, distancia extendida de 1 metro a 100 metros, compatible con clústeres de miles de GPUs.
3. Plegado 3D
Resolver el problema del encapsulado 2.5D, donde el área crece rápidamente pero las interfaces no siguen el ritmo, trasladando la memoria, la alimentación y los puertos ópticos a la superficie vertical para escalar junto con la capacidad de cómputo.
- Predicción: En 2035, la integración de hardware de IA aumentará más de 100 veces.
Cuatro: Reintegración de lógica y memoria
En los primeros años, la CPU y la memoria evolucionaron por separado; ahora, en la era de la IA, mover datos es más crucial que el cálculo, por lo que la memoria y la lógica deben integrarse estrechamente en 3D, y el poder en la cadena de suministro se desplaza hacia la memoria y el empaquetado.
V. Los desafíos restantes
- Las herramientas EDA deben adaptarse al diseño apilado en 3D
- Se deben optimizar las diferencias de proceso entre obleas y las pérdidas por interconexión vertical.
- Para complementar los nuevos estándares de eficiencia energética y Benchmark
Conclusión
Ha terminado la era de la escala de la ley de Moore, y ha comenzado la era de la escala temporal.
No necesitas insistir en la máquina de litografía más avanzada; con apilamiento 3D, arquitectura de sistema y optimización de interconexiones, aún puedes mejorar continuamente el rendimiento y la eficiencia energética.
Esta será la línea principal de la industria de semiconductores en los próximos 10 años.