HBM4 redefine la hardware de IA con innovaciones a nivel de sistema

Con la demanda continua de entrenamiento e inferencia de modelos de IA a gran escala, el cuello de botella de rendimiento de los chips de cómputo ha pasado de las unidades de cálculo al ancho de banda de memoria, convirtiendo a la memoria HBM de alto ancho de banda en el factor clave que limita la iteración de hardware de IA de gama alta. En la conferencia internacional de tecnología de chips de gama alta Hot Chips 2026, los dos líderes mundiales en almacenamiento, Samsung y SK Hynix, revelaron conjuntamente la hoja de ruta tecnológica de la próxima generación HBM4, rompiendo la lógica de iteración HBM que ha prevalecido durante años en la industria.

En comparación con las generaciones anteriores, que se centraban únicamente en aumentar la velocidad del DRAM y el número de capas apiladas, la nueva arquitectura HBM4 se orienta completamente hacia tres innovaciones clave: la actualización del proceso lógico del Base Die, el apilamiento 3D con unión híbrida y el paquete heterogéneo EMIB. Detrás de esta iteración tecnológica se encuentra la transformación del HBM de un dispositivo de almacenamiento único hacia un sistema integrado que combina almacenamiento, lógica, paquete, IP y EDA.

Durante los ciclos de iteración previos de HBM3 y HBM3E, la lógica de actualización tecnológica de la industria era relativamente fija, con las optimizaciones centrales centradas en los propios chips de memoria DRAM, logrando un aumento constante del ancho de banda total mediante el aumento de la velocidad de transmisión por chip, el incremento del número de capas apiladas y la optimización de la estructura de interconexión microbump. Bajo este sistema, el Base Die inferior solo desempeñaba funciones simples de retransmisión de señales, distribución de energía y asistencia en pruebas, actuando como un puente pasivo de señales. La arquitectura de proceso se mantuvo durante mucho tiempo basada en procesos maduros derivados de la memoria, sin necesidad de iteraciones a gran escala, y las barreras tecnológicas y cuellos de botella de capacidad del producto HBM completo se concentraban completamente en el proceso de fabricación DRAM.

Sin embargo, con la demanda de potencia de cómputo de IA creciendo exponencialmente, el efecto marginal del modelo de iteración tradicional disminuye rápidamente. En escenarios de ancho de banda ultraalto, simplemente aumentar la velocidad del DRAM genera problemas graves como interferencia de señal, aumento exponencial del consumo de energía y desplazamientos de temporización; la optimización en dos dimensiones ya no puede adaptarse a cargas de cómputo extremadamente grandes. Para abordar este punto crítico de la industria, en la conferencia HotChips 2026, Samsung y SK Hynix lanzaron simultáneamente nuevas ideas tecnológicas, estableciendo claramente que el punto clave de ruptura en la era HBM4 ya no es el chip de memoria, sino la reestructuración sistémica del Base Die subyacente.

Dos fabricantes han establecido rutas tecnológicas claramente diferenciadas. En su presentación en HotChips, Samsung reveló que su producto HBM4/HBM4E utiliza su propio proceso lógico de 4 nm para el Base Die y un nodo 1cDRAM para el CDie, con una velocidad de pin de hasta 11,7 Gbps, escalable hasta 13 Gbps, logrando un ancho de banda de hasta 3,3 TB/s por pila. Aprovechando la alta densidad de transistores del proceso lógico, el Base Die puede integrar circuitos PHY de mayor rendimiento, módulos de corrección de errores y unidades de gestión de energía, optimizando significativamente la integridad de la señal de alta velocidad y resolviendo problemas de temporización en altos anchos de banda. Al mismo tiempo, Samsung ha diseñado arquitectónicamente para trasladar parte de la lógica de control de memoria al Base Die, liberando así área de silicio en la GPU y proporcionando espacio para la expansión de unidades de cómputo.

SK Hynix adopta un modelo iterativo de colaboración especializada, optando por asociarse con TSMC; su Base Die utiliza el proceso lógico de 12 nm de TSMC. En comparación con la arquitectura lógica completamente autodesarrollada de Samsung, la solución de SK Hynix se enfoca más en la estabilidad de la producción masiva, optimizando la red de alimentación y la estructura de conducción térmica del Base Die para adaptarse a las necesidades de disipación de calor y carga de arquitecturas de apilamiento ultraalto de 12 hasta 16 capas. La diferenciación en las estrategias de ambos enfoques implica que la arquitectura lógica interna del Base Die de HBM4 ya no es uniforme; los productos de distintos fabricantes presentan diferencias naturales en términos de proceso, rendimiento y escenarios de adaptación, lo que añade una nueva complejidad a la adaptación de la cadena de suministro y a la iteración del diseño de chips.

La transición a la lógica de proceso para la Base Die trae múltiples beneficios. El proceso lógico permite una mayor densidad de transistores, optimiza la integridad de la señal y el control de consumo de energía de los circuitos PHY, y puede soportar un ancho de banda I/O de 2048 bits tras el duplicado de HBM4. Al mismo tiempo, el área de chip sobrante en la Base Die proporciona espacio físico para la computación cercana a la memoria, permitiendo que HBM ya no sea solo un contenedor de datos, sino que realice preprocesamiento de datos simple dentro del propio almacenamiento, aliviando la presión de transferencia de datos en la arquitectura von Neumann. Sin embargo, el costo también es significativo: HBM ya no es un producto que pueda completarse completamente en un ciclo cerrado por los fabricantes de memoria. La capacidad de producción de lógica, la capacidad de diseño de IP y la simulación colaborativa entre procesos se convierten en restricciones clave para la producción masiva de HBM. Los fabricantes de DRAM deben colaborar profundamente con los fabricantes de lógica; los ciclos de diseño, verificación y fabricación se alargan, y la complejidad de la cadena de suministro se duplica.

Otra señal clave liberada por HotChips2026 es que la ruta de integración del sistema HBM está volviéndose más diversa; CoWoS de TSMC ya no es la única solución, las soluciones de empaquetado híbrido han entrado en escena, y la tecnología de unión interna apilada está transitando hacia la unión híbrida 3D.

SK Hynix confirmó en su presentación que está evaluando la tecnología de puente de silicio incrustado EMIB de Intel para la integración de sistemas 2.5D entre HBM4 y chips de procesamiento. La tecnología CoWoS tradicional depende de una capa de silicio de gran área para completar todas las interconexiones de señales entre la GPU y HBM, ofreciendo un rendimiento excelente, pero con un costo elevado para la capa de intermediación y limitaciones en la expansión de la capacidad productiva debido al tamaño de las máscaras de litografía; la capacidad global de CoWoS ha estado históricamente por debajo de la demanda, y los clientes principales aseguran prioridad en la capacidad, mientras que otros fabricantes deben esperar largos tiempos en la cola para obtener acceso a líneas de producción. EMIB descarta la capa completa de silicio y solo inserta puentes microscópicos de silicio en las áreas locales donde ocurren las interacciones de señales, mientras que la placa orgánica asume la mayor parte del enrutamiento, y los puentes locales de silicio realizan la transmisión de señales de alta densidad y alta velocidad. Esta solución puede reducir los costos de empaquetado, superar las limitaciones del tamaño de la máscara y lograr una integración a mayor escala de múltiples chips; el TPU de Google ya ha incluido EMIB en su lista de opciones para la próxima generación.

Sin embargo, EMIB no implica una sustitución directa de CoWoS. En escenarios de alta densidad de señales, la pérdida de señal y la integridad de la alimentación de la puente de silicio local de EMIB aún presentan diferencias con respecto al intermediario de silicio completo. La estrategia de SK Hynix es utilizar EMIB como una vía complementaria importante, no como una sustitución total. Los chips de entrenamiento de gama alta seguirán priorizando CoWoS, mientras que los dispositivos de inferencia de gama media-alta y los aceleradores de alto rendimiento pueden emplear la solución EMIB para aliviar la presión sobre la capacidad de empaquetado, generando una situación de dos vías paralelas.

Dentro de la pila HBM, es decir, en la tecnología de unión entre múltiples die de DRAM, se está produciendo una transición de MRMUF hacia la unión híbrida. En la versión actual de producción masiva de HBM4, las soluciones predominantes siguen siendo MRMUF y TCNCF con unión térmica por compresión, que utilizan microbump para lograr la interconexión entre capas. Sin embargo, a medida que el número de capas apiladas se acerca a 16, el espaciado, la resistencia térmica y el consumo de potencia de los microbump van alcanzando sus límites físicos. En comparación con el proceso MRMUF, la unión híbrida no solo permite aumentar el grosor del chip central en un 24%, reducir el espaciado TSV por debajo de 18 micrómetros, sino también disminuir significativamente la resistencia térmica en un 35% al aumentar el número de capas apiladas. Se espera que esta tecnología se implemente por primera vez en HBM5, dirigida a apilamientos ultraaltos de 16 a 20 capas o más.

Sin embargo, la unión híbrida aún se encuentra en la fase de validación en pequeñas cantidades, y enfrenta desafíos en el control de rendimiento, el costo de los equipos y el manejo de obleas delgadas; no se implementará a gran escala en 2026, y la industria espera en general que la unión híbrida alcance una adopción masiva con las versiones iterativas de HBM4E y la generación HBM5 en 2027-2028.

Esto ha dado lugar a una forma de transición tecnológica muy especial en la industria HBM actual: para el nuevo producto HBM4, la integración del sistema externo ha iniciado por primera vez exploraciones diversificadas con el empaquetado híbrido EMIB, aliviando la presión sobre la capacidad de empaquetado de gama alta; mientras que, internamente, la apilación de DRAM sigue adheriéndose al maduro proceso de termocompresión MRMUF para garantizar la estabilidad en la producción en masa, y solo se realiza una investigación previa sobre la unión híbrida. La implementación simultánea de múltiples rutas tecnológicas y la coexistencia de procesos nuevos y antiguos han amplificado considerablemente la incertidumbre en la selección tecnológica para HBM4 en esta etapa actual.

Además, la gestión térmica se ha convertido formalmente en el cuello de botella central e inevitable para HBM de apilamiento ultraalto. La arquitectura de 16 capas apiladas ha aumentado significativamente la carga térmica total de HBM; la acumulación de calor provoca directamente una reducción de frecuencia del ancho de banda y una incapacidad para alcanzar el rendimiento máximo. Para abordar este punto crítico, ambas empresas han desarrollado soluciones diferenciadas: SK Hynix ha lanzado una solución IHBM con componentes térmicos integrados, insertando componentes de enfriamiento de alta conductividad térmica y aislamiento eléctrico en la región D2D PHY de HBM para crear una ruta de disipación térmica dedicada, reduciendo en más del 30% la resistencia térmica y mejorando la estabilidad del sistema; Samsung, por su parte, está planificando para su producto HBM5 futuro un diseño de vías de disipación térmica de cobre, resolviendo el problema de disipación térmica del apilamiento ultraalto desde el nivel estructural del hardware. Es claro que el límite de rendimiento de los productos HBM de alto apilamiento en el futuro ya no dependerá únicamente de los parámetros de ancho de banda y velocidad, sino que estará directamente determinado por la capacidad de gestión térmica.

Actualmente, las barreras fundamentales del HBM4 ya no solo son la fabricación y el empaquetado, sino que se han extendido a dos capacidades blandas clave: los IP de alta velocidad y la cadena de herramientas EDA heterogénea, convirtiéndose en el cuello de botella más fácil de ignorar pero más crítico de la industria actual. Con la velocidad de la interfaz HBM4 superando los 9 Gbps y el ancho de banda IO duplicado, la complejidad del diseño de los IP de PHY y SerDes de alta velocidad aumenta exponencialmente.

El IP de alta velocidad no es un simple diseño de circuito; requiere una adaptación profunda a las características de los chips DRAM, la arquitectura lógica del Base Die y la estructura de distribución de conexiones en el paquete, para completar la simulación y depuración conjunta de la integridad de la señal y la integridad de la alimentación. Actualmente, los recursos de IP de alta velocidad HBM4 maduros y listos para producción a gran escala están altamente concentrados; unas pocas empresas líderes extranjeras, gracias a años de acumulación en lanzamientos de chips, monopolizan el mercado de IP complementario para chips de capacidad de cómputo principales. Para empresas de diseño de capacidad de cómputo medianas y pequeñas y fabricantes emergentes de la cadena de suministro, no poder acceder a un IP de alta velocidad maduro impide la adaptación a la arquitectura HBM4, creando directamente una barrera de entrada industrial estricta.

Al mismo tiempo, las deficiencias de la cadena de herramientas EDA 3D heterogénea amplifican aún más la dificultad de implementar HBM4. HBM4 es un sistema típico de integración heterogénea multi-proceso y multi-die, donde la base lógica, la pila de memoria y el paquete de puente/sustrato de silicio pertenecen a diferentes sistemas de proceso; las herramientas EDA tradicionales bidimensionales y separadas no pueden realizar simulaciones colaborativas entre die y entre procesos. En escenarios de apilamiento tridimensional, los efectos eléctricos, térmicos y mecánicos están acoplados, y cualquier desviación en la simulación de un solo componente puede provocar el fracaso de la convergencia del diseño completo.

Los procesos de diseño dominantes en la industria actual presentan una separación evidente: el diseño lógico frontend, la implementación física midstream y la encapsulación y simulación de datos backend no pueden interoperar ni reutilizarse, lo que genera costos de iteración extremadamente altos. HotChips2026 señala claramente que la implementación a gran escala de HBM4 depende en gran medida de una cadena de herramientas de diseño colaborativo 3DIC integrada, que permite la coordinación integral en todo el flujo de trabajo: diseño, proceso, encapsulación y simulación multiphísica. La capacidad de adaptación de las herramientas EDA y la compatibilidad en la depuración de IP de alta velocidad determinan directamente la tasa de rendimiento y el límite de rendimiento de HBM4 en producción, constituyendo la barrera tecnológica central que las empresas medianas y pequeñas tienen dificultades para superar en la actualidad.

En general, esta conferencia ha trazado por completo una nueva vía de evolución para la industria HBM: abandonar el modelo tradicional de iteración puntual de hardware y entrar en una era de competencia sistémica donde la arquitectura, el empaquetado, los procesos y el ecosistema de software y hardware se actualizan de forma coordinada. Las rutas tecnológicas diferenciadas de Samsung y SK Hynix han roto el largo statu quo estandarizado de la industria; la coexistencia prolongada de tecnologías nuevas y antiguas, la segmentación de tecnologías según escenarios y la determinación por capacidades sistémicas se convertirán en la norma central de desarrollo en la carrera HBM durante los próximos 2-3 años, reescribiendo las reglas de competencia en la industria de almacenamiento para IA.

Este artículo proviene del canal de WeChat "Semiconductor Industry纵横" (ID: ICViews), autor: Zihao