Протягом останніх 60 років напівпровідникова галузь розвивалася завдяки зменшенню розмірів транзисторів (закон Мура) — ставали все меншими, щільнішими та дешевшими.
Але зараз цим шляхом не можна йти:
- Дохідність процесів нижче 7 нм різко впала
- Вартість експозиційної машини надзвичайно висока
- Витрати на проектування одного чіпа за передовим технологічним процесом перевищують 1 мільярд доларів США
- Вартість одного транзистора зростає, а не знижується
Команда напівпровідників Huawei протягом 6 років та за допомогою 381 типів серійних чіпів підтвердила новий напрямок:
Не змагайтеся за розміри, змініть на змагання за час.
Запропоновано теорію масштабування τ (τ Scaling):
Вважайте «час» ключовим показником оптимізації, скорочуючи характеристичний час τ на всьому ланцюжку — від перемикання транзисторів (пікoseкунди) до завдань у центрі обробки даних (секунди), охоплюючи 12 порядків величини.
Просто кажучи:
Раніше всі змагалися, хто менший, зараз — хто швидший, з меншою затримкою та вищою ефективністю.
Що таке τ-масштабування?
τ — це затримка / часова стала для кожного шару, чотири шари:
- Транзистор: швидкість перемикання
- Схема: затримка передачі сигналу
- Чіп: обчислення, затримка доступу до пам’яті
- Система: синхронізація часу кінця до кінця
Мета — одночасно оптимізувати τ усіма компонентами: технологією, схемами, архітектурою та системою, а не працювати окремо.
Друге: реалізація на мобільному пристрої: LogicFolding (логічне згортання)
Не підвищуючи технологічний процес, вертикально стаканувати чіпи та за допомогою надточного гібридного з’єднання розподілити ключові шляхи на кілька шарів, що еквівалентно додаванню поверхів до чіпа.
- Щільність транзисторів: від 155 до 238 мільйонів на квадратний міліметр, зростання на 55%
- Енергоефективність: зростання на 41%, частота збільшилася майже на 13%
- Частота SRAM: зростання більше ніж на 40%
- Кінь 2026 досягає тактової частоти 3,1 ГГц, ціль 2029 року — 4 ГГц
Третє: Впровадження AI-центру обробки даних: повний ланцюг з мінімізацією затримок
80% споживання енергії та 70% витрат у AI-кластерах припадають на перенесення даних, ключовим є зменшення часу зв’язку.
Уніфікована шина
Видалено багатошаровий протокол, затримка віддаленого доступу зменшена з десятків мікросекунд до приблизно 100 наносекунд — у 500 разів швидше.
2. Hi-ONE оптичний інтерфейс
Один модуль 8 Тб/с, заміна мідних кабелів на оптоволоконні, діапазон збільшено з 1 метра до 100 метрів, сумісно з кластерами з тисячами прискорювачів.
3. 3D складання
Вирішення проблеми «швидке збільшення площі та відставання інтерфейсів» у 2.5D-упаковці шляхом переміщення пам’яті, живлення та оптичних інтерфейсів на вертикальну поверхню з синхронним розширенням обчислювальних потужностей.
- Прогноз: у 2035 році інтеграція апаратного забезпечення ШІ зросте більше ніж у 100 разів
Чотири: логіка та повторне об’єднання пам’яті
Раніше CPU та пам’ять розвивалися окремо, але в епоху ШІ перенесення даних стало важливішим за обчислення, тому пам’ять та логіка повинні бути щільно інтегровані в 3D; вага в ланцюжку поставок зміщується на користь пам’яті та упаковки.
П’ять. Залишкові виклики
- Інструменти EDA повинні бути сумісні з 3D-стековими дизайнами
- Потрібно оптимізувати різницю в технологічних процесах між відливками та втрати вертикального з’єднання
- Потрібно відповідати новим стандартам енергоефективності та Benchmark
Висновок
Ера розмірів закону Мура завершилася, настав час масштабування.
Не потрібно жорстко залежати від найсучасніших літографічних машин — за допомогою 3D-стекування, архітектури системи та оптимізації з’єднань також можна постійно підвищувати продуктивність та енергоефективність.
Це буде ключовим напрямком для напівпровідників у наступні 10 років.