HBM4 переосмислює апаратне забезпечення ШІ за допомогою інновацій на рівні системи

Зі зростанням попиту на навчання та висновки великих моделей ШІ, обмеження продуктивності чіпів змістилися з обчислювальних одиниць на пропускну здатність пам’яті, і HBM — високопропускна пам’ять — стала ключовим фактором, що обмежує розвиток висококласного ШІ-обладнання. На міжнародній конференції з високотехнологічних чіпів HotChips2026 обидва світових лідери у сфері пам’яті — Samsung і SK Hynix — одночасно розкрили стратегію розвитку наступного покоління HBM4, що порушило галузеву логіку ітерацій HBM, що використовувалася роками.

На відміну від минулих підходів, що зосереджувалися лише на підвищенні швидкості DRAM та кількості стекованих шарів, нова архітектура HBM4 повністю перейшла на три інноваційні напрямки: модернізація логічного процесу Base Die, гібридне з’єднання з 3D-стекуванням та EMIB-гетерогенна гібридна упаковка. За цими технологічними ітераціями стоїть трансформація HBM з окремого пристрою пам’яті в інтегровану систему «пам’ять + логіка + упаковка + IP + EDA».

У попередніх циклах розвитку HBM3 та HBM3E логіка технічного удосконалення відносно стабільна: основні оптимізації зосереджені саме на DRAM-пам’яті, де досягається поступове збільшення загальної пропускної здатності завдяки підвищенню швидкості передачі даних одного чипу, збільшенню кількості шарів стекування та оптимізації структури мікропіків з’єднання. У цій системі нижній Base Die виконує лише прості функції перетворення сигналів, розподілу живлення та допомоги при тестуванні, виступаючи пасивним сигналом-мостом. Технологічна архітектура довгий час базувалася на зрілих виробничих процесах, похідних від пам’яті, і не вимагала масштабних ітерацій. Вся технічна бар’єрність та обмеження виробничих потужностей HBM повністю зосереджені у сфері виробництва DRAM.

Але з експоненційним зростанням потреби в AI-обчислювальних потужностях гранична ефективність традиційних ітераційних моделей швидко знижується. У сценаріях з надвисокою пропускною здатністю просте збільшення швидкості DRAM призводить до серйозних проблем, таких як міжсигнальні перешкоди, стрімке зростання споживання енергії та зсув таймінгу, і оптимізація на двовимірній площині вже не може адаптуватися до надвеликих обчислювальних навантажень. Щодо цієї галузевої проблеми, на конференції HotChips2026 Samsung і SK Hynix одночасно представили нові технічні підходи, визначивши, що ключовим проривом у ері HBM4 стане не сама пам’ять, а системна реконструкція базового Base Die.

Два виробники вибрали чітко відмінні технологічні підходи. На презентації HotChips Samsung розкрила, що для своїх продуктів HBM4/HBM4E Base Die використовує власну 4нм логічну технологію, а CDie — технологію 1cDRAM, максимальна швидкість пінів досягає 11,7 Гбпс і може бути розширена до 13 Гбпс, при цьому пропускна здатність одного стеку може досягати 3,3 ТБ/с. Завдяки високій щільності транзисторів у логічній технології, Base Die може інтегрувати потужніші PHY-схеми, модулі корекції сигналів та блоки управління живленням, що значно покращує цілісність високошвидкісних сигналів і вирішує проблеми таймінгу при надвисокій пропускній здатності. Крім того, Samsung чітко визначила в архітектурному дизайні, що частину логіки контролю пам’яті буде переміщено до Base Die, що ефективно звільняє площу на чипі GPU і надає простір для розширення обчислювальних блоків.

SK Hynix використовує ітеративну модель з розподіленням обов’язків, обираючи співпрацю з TSMC: Base Die виготовлено за логічним процесом 12 нм TSMC. У порівнянні з повністю власною логічною архітектурою Samsung, рішення SK Hynix зосереджено на стабільності масового виробництва, оптимізуючи мережу живлення та структуру теплопровідності Base Die, щоб адаптувати їх до вимог розсіювання тепла та навантаження для високих стеків з 12 або навіть 16 шарів. Різниця в підходах означає, що логічна архітектура Base die HBM4 більше не є уніфікованою: продукти різних виробників природним чином відрізняються за технологією, продуктивністю та сценаріями застосування, що додає нових складностей для адаптації ланцюжка поставок та ітерацій проектування чіпів.

Перехід на логічний технологічний процес для базової кристалічної пластини приносить кілька переваг. Логічний процес дозволяє досягти вищої щільності транзисторів, оптимізує цілісність сигналу та контроль споживання потужності для схем PHY, що забезпечує підтримку I/O-ширины 2048 біт після подвоєння HBM4. Крім того, вільна площа кристала на базовій пластині створює апаратний простір для обчислень поблизу пам’яті: HBM більше не є просто контейнером для даних — прості операції попередньої обробки даних можуть виконуватися безпосередньо всередині пам’яті, що зменшує навантаження на переміщення даних у архітектурі фон Неймана. Однак це має значні витрати: HBM більше не є продуктом, який може повністю замкнути виробництво лише виробниками пам’яті. Виробничі потужності логічного контрактного виробництва, здатність до розробки IP та спільне моделювання між різними технологічними процесами стали обмежуючими факторами для масового виробництва HBM. Виробники DRAM повинні глибоко координувати роботу з логічними контрактними виробниками, терміни розробки, верифікації та виготовлення збільшуються, а складність ланцюга поставок зростає в кілька разів.

Інший ключовий сигнал, що випускається HotChips2026: шлях системної інтеграції HBM стає більш різноманітним, CoWoS від TSMC більше не є єдиним рішенням, на сцену виходять гібридні пакетні рішення, а також технологія внутрішнього з’єднання переходить до гібридного з’єднання з 3D-стекуванням.

SK Hynix підтвердила під час виступу, що оцінює технологію EMIB від Intel для 2,5D-інтеграції систем між HBM4 та чіпами обчислювальної потужності. Традиційна технологія CoWoS використовує цілу велику кремнієву підкладку для повної взаємозв’язки всіх сигналів між GPU та HBM — вона забезпечує відмінну продуктивність, але коштує дуже дорого, а також обмежена розмірами маски літографічної машини, що ускладнює розширення виробничих потужностей. Глобальні виробничі потужності CoWoS тривалий час залишаються дефіцитними, а лідери ринку привласнюють виробничі лінії першими, а інші компанії повинні чекати довгий час у черзі. EMIB відмовляється від цілої кремнієвої підкладки, встановлюючи лише мікроскопічні кремнієві мости в локальних зонах взаємодії чіпів, покладаючи більшу частину трасування на органічну підкладку, а мости забезпечують передачу високогустинних та високoshвидкісних сигналів. Ця схема знижує вартість упаковки, подолує обмеження розміру маски та дозволяє досягти більш масштабної інтеграції багаточипових систем. Google TPU вже включив EMIB до списку варіантів для наступного покоління.

Але EMIB не означає прямого заміщення CoWoS. Локальний кремнієвий міст EMIB все ще має відмінності від повного кремнієвого інтерпозера щодо втрат сигналу та цілісності живлення в сценаріях з надвисокою щільністю сигналів. Позиція SK Hynix полягає у використанні EMIB як важливої додаткової лінії, а не повної заміни. Високопродуктивні чіпи для навчання продовжуватимуть використовувати CoWoS, тоді як для середньо-високих завдань висновку та великих прискорювачів з великою обчислювальною потужністю можна застосовувати рішення EMIB, щоб зменшити навантаження на виробничі потужності упаковки, створивши паралельну дволінійну стратегію.

В той час як технологія з’єднання всередині стеку HBM, тобто між багатошаровими DRAM-діями, перебуває в періоді переходу від MRMUF до гібридного з’єднання, наразі в масовому виробництві HBM4 все ще переважають рішення MRMUF і TCNCF з гарячим пресуванням, які використовують мікропіки для міжшарового з’єднання. Однак із зростанням кількості шарів до 16, крок, тепловий опір і споживання потужності мікропіків поступово наближаються до фізичних меж. Гібридне з’єднання порівняно з технологією MR-MUF дозволяє не лише збільшити товщину ядерного чіпа на 24 %, а й зменшити крок TSV до менше ніж 18 мікрометрів, а також при збільшенні кількості шарів суттєво знизити тепловий опір на 35 %. Передбачається, що ця технологія вперше буде застосована в HBM5 для надвисоких стеків з 16–20 шарів і більше.

Проте гібридне з’єднання наразі перебуває на етапі невеликого виробництва та перевірки; існують виклики щодо контролю виходу доброї продукції, витрат на обладнання та обробки тонких вузлів. Масове комерційне застосування не очікується до 2026 року; галузь загалом передбачає, що масове впровадження гібридного з’єднання відбудеться лише з ітерацією HBM4E та поколінням HBM5 у 2027–2028 роках.

Це призвело до дуже особливої технологічної переходної форми в індустрії HBM наразі: для новітніх продуктів HBM4 зовнішня системна інтеграція вперше розпочала багатофакторну експериментальну роботу з EMIB-гетерогенними пакетами, щоб зменшити навантаження на виробничі потужності висококласного пакетування; усередині стекування DRAM продовжується використання зрілої термокомпресійної технології MRMUF для забезпечення стабільності масового виробництва, а гібридне з’єднання залишається лише на етапі попередніх досліджень. Паралельне просування кількох технологічних шляхів та перехрещення старих і нових технологій значно посилюють невизначеність вибору технології для HBM4 на цьому етапі.

Крім того, управління теплом стало ключовим обмеженням для надвисоких стеків HBM. Архітектура з 16 рівнями стекування значно збільшує загальну теплову навантаженість HBM; накопичення тепла безпосередньо призводить до зниження частоти пропускної здатності та неможливості повної реалізації продуктивності. Щоб вирішити цю проблему, дві компанії розробили різні рішення: SK Hynix запровадила рішення IHBM з вбудованими теплопровідними компонентами, вбудовуючи високотеплопровідні та електрично ізольовані охолоджувальні елементи в область D2D PHY HBM, щоб створити спеціальну теплову траєкторію, що дозволяє знизити тепловий опір більше ніж на 30% і підвищити стабільність роботи системи; Samsung планує для майбутніх продуктів HBM5 впровадити мідні теплові канали, вирішуючи проблему охолодження надвисоких стеків на рівні апаратної архітектури. Можна з упевненістю сказати, що майбутній потенціал продуктів HBM з високим стекуванням більше не визначатиметься лише параметрами пропускної здатності та швидкості, а безпосередньо залежатиме від здатності до управління теплом.

Сьогодні ключові бар’єри HBM4 — це не лише виробництво та упаковка, а й два важливі аспекти м’якого інтелекту: високоскоростні IP та гетерогенна EDA-ланцюжок, що стали найбільш незамітними, але найважливішими точками зупинки в галузі. Зі збільшенням швидкості інтерфейсу HBM4 понад 9 Гбіт/с та подвоєнням ширини IO, складність проектування високоскоростних PHY та SerDes інтерфейсних IP зростає експоненційно.

Швидкісний IP — це не просто схемотехнічний проект; він вимагає глибокої адаптації до характеристик DRAM-чипів, логічної архітектури Base Die та структури розміщення трасування в упаковці, а також спільного моделювання та налагодження цілісності сигналів та живлення. Наразі всі готові до масового виробництва ресурси швидкісного IP HBM4 зосереджені в руках кількох провідних закордонних виробників, які, завдяки багаторічному досвіду виробництва чипів, монополізували ринок IP-рішень для основних чипів обчислювальних потужностей. Для середніх та малих підприємств, що розробляють обчислювальні системи, та нових учасників ланцюжка постачання неможливість отримати зрілий швидкісний IP означає неможливість адаптації до архітектури HBM4, що створює строгий галузевий бар’єр для входу.

Тим часом, недоліки інструментального ланцюжка EDA для 3D-гетерогенних систем ще більше ускладнюють впровадження HBM4. HBM4 є типовим гетерогенним системним рішенням з використанням кількох технологій та кількох кристалів: логічна підложка, стек пам’яті та пакування з кремнієвим містом/опосередковуючим шаром належать до різних технологічних систем, і традиційні двовимірні окремі інструменти EDA не можуть здійснювати спільне моделювання між кристалами та між технологіями. У сценарії 3D-стекування електричні, теплові та механічні ефекти взаємопов’язані, і будь-яке відхилення у моделюванні одного етапу призводить до невдачі в збіжності всього проекту.

Сучасні процеси проектування в галузі мають виражену фрагментацію: проектування логіки фронтенду, фізична реалізація на середньому рівні та обгортання симуляційних даних бекенду не можуть взаємодіяти та повторно використовуватися, що призводить до надзвичайно високих витрат на ітерації. HotChips2026 підкреслює, що масове впровадження HBM4 сильно залежить від інтегрованого інструментарію спільного проектування 3DIC, який забезпечує синхронізацію всього циклу — від проектування до технології, обгортання та багатофізичного моделювання. Здатність EDA-інструментів до адаптації та сумісність налагодження швидкодіючих IP безпосередньо визначають вихід доброї продукції та граничні показники продуктивності HBM4, а також є ключовими технологічними бар’єрами, які важко подолати малим і середнім виробникам на поточному етапі.

Загалом, цей форум повністю намітив новий шлях еволюції індустрії HBM: відмова від традиційної моделі поодиноких апаратних оновлень та перехід до ери системної конкуренції, де синхронно розвиваються архітектура, упаковка, технології та екосистема програмного та апаратного забезпечення. Диференційовані технологічні шляхи Samsung та SK Hynix зруйнували довготривалий стандартизований ландшафт галузі. Довготривала коекзистенція старих і нових технологій, рівнева класифікація сценарійно-орієнтованих рішень та визначальна роль системних можливостей стануть основними тенденціями розвитку сектора HBM у найближчі 2–3 роки, переписавши правила конкуренції в індустрії AI-зберігання.

Цей матеріал надійшов із офіційного аккаунту WeChat «Півпровідникова індустрія: Погляди» (ID: ICViews), автор: Цзіхао