ในช่วง 60 ปีที่ผ่านมา อุตสาหกรรมเซมิคอนดักเตอร์ได้ขับเคลื่อนความก้าวหน้าโดยการลดขนาดของทรานซิสเตอร์ (กฎของมัวร์) ให้เล็กลง หนาแน่นขึ้น และต้นทุนต่ำลง
แต่ตอนนี้เส้นทางนี้ไม่สามารถเดินต่อได้แล้ว:
- ผลตอบแทนจากกระบวนการผลิตต่ำกว่า 7nm ลดลงอย่างรุนแรง
- ต้นทุนของเครื่องลิธโอกราฟีสูงมาก
- ค่าออกแบบชิปขั้นสูงหนึ่งชิ้นเกิน 1,000 ล้านดอลลาร์สหรัฐ
- ต้นทุนของทรานซิสเตอร์แต่ละตัวกลับเพิ่มขึ้น
ทีมเซมิคอนดักเตอร์ของฮัวเวยได้พิสูจน์ทิศทางใหม่ด้วยการผลิตชิป 381 รุ่นตลอดระยะเวลา 6 ปี:
ไม่แข่งกันที่ขนาด แต่แข่งกันที่เวลา
เสนอทฤษฎีการขยาย τ (τ Scaling):
ใช้ “เวลา” เป็นตัวชี้วัดหลักในการปรับปรุง ลดเวลาลักษณะ τ ตลอดทั้งกระบวนการ ตั้งแต่การเปิดปิดทรานซิสเตอร์ (พิโควินาที) ถึงงานในศูนย์ข้อมูล (วินาที) ครอบคลุม 12 ระดับขนาด
พูดแบบง่ายๆ:
ก่อนหน้านี้แข่งกันว่าใครเล็กกว่า ตอนนี้แข่งกันว่าใครเร็วกว่า ความล่าช้าน้อยกว่า และมีประสิทธิภาพสูงกว่า
หนึ่ง τ การปรับขนาดคืออะไร
τ คือค่าหน่วงเวลา/ค่าคงที่ของเวลาในแต่ละชั้น แบ่งเป็นสี่ชั้น:
- Transistor: Switching Speed
- วงจร: ความล่าช้าในการส่งสัญญาณ
- ชิป: การคำนวณ ความล่าช้าในการเข้าถึงหน่วยความจำ
- ระบบ: เวลาซิงโครไนซ์การสื่อสารแบบจุดสู่จุด
เป้าหมายคือการกด τ ร่วมกันทั้งสแต็ก กระบวนการ วงจร สถาปัตยกรรม และระบบใช้ตัวชี้วัดเดียวกันในการปรับปรุง ไม่แยกกันทำคนละอย่าง
สอง: การปรับใช้บนมือถือ: LogicFolding
โดยไม่ต้องยกระดับกระบวนการ ให้จัดเรียงชิปเป็นชั้นๆ ใช้การเชื่อมแบบผสมที่แม่นยำสูงเพื่อกระจายเส้นทางหลักไปยังหลายชั้น ซึ่งเทียบได้กับการ “เพิ่มชั้น” ให้กับชิป
- ความหนาแน่นของทรานซิสเตอร์: รุ่นหนึ่งเพิ่มจาก 155 เป็น 238 ล้านตัว/ตารางมิลลิเมตร เพิ่มขึ้น 55%
- ประสิทธิภาพด้านพลังงาน: เพิ่มขึ้น 41% ความถี่หลักเพิ่มขึ้นใกล้เคียง 13%
- ความถี่ของ SRAM: เพิ่มขึ้นเกิน 40%
- Kirin 2026 ความถี่สูงสุดแตะที่ 3.1GHz เป้าหมายปี 2029 ที่ 4GHz
สาม: การติดตั้งศูนย์ข้อมูล AI: ลดความหน่วงเวลาแบบครบวงจร
การจัดกลุ่ม AI 80% การใช้พลังงานและ 70% ต้นทุนอยู่ที่การย้ายข้อมูล แก่นหลักคือการลดเวลาการสื่อสาร
Unified Bus
ตัดชั้นโปรโตคอลออก ทำให้ความล่าช้าในการเข้าถึงระยะไกลลดจากหลายสิบไมโครวินาทีเหลือประมาณ 100 นาโนวินาที เร็วขึ้น 500 เท่า
2. Hi-ONE การเชื่อมต่อแบบแสง
โมดูลเดี่ยว 8 Tb/s แปลงจากสายทองแดงเป็นไฟเบอร์ออปติก ระยะทางขยายจาก 1 เมตร เป็น 100 เมตร เข้ากันได้กับคลัสเตอร์หมื่นการ์ด
3. พับ 3 มิติ
แก้ปัญหาการแพ็คเกจ 2.5D ที่พื้นที่ขยายตัวเร็วแต่พอร์ตเชื่อมต่อตามไม่ทัน โดยย้ายหน่วยความจำ แหล่งจ่ายไฟ และพอร์ตแสงไปยังพื้นผิวดิ่ง เพื่อขยายกำลังการประมวลผลพร้อมกัน
- การพยากรณ์: ปี 2035 ความหนาแน่นของฮาร์ดแวร์ AI จะเพิ่มขึ้นมากกว่า 100 เท่า
สี่: การรวมกันใหม่ของตรรกะและหน่วยความจำ
ในยุคแรกๆ CPU และหน่วยความจำพัฒนาแยกจากกัน แต่ในยุคปัญญาประดิษฐ์ ตอนนี้การเคลื่อนย้ายข้อมูลสำคัญกว่าการคำนวณ หน่วยความจำและตรรกะต้องผสานกันอย่างใกล้ชิดในรูปแบบ 3D อำนาจในการตัดสินใจในห่วงโซ่อุปทานจึงเลื่อนไปสู่หน่วยความจำและการแพ็คเกจ
ห้า: อุปสรรคที่เหลืออยู่
- เครื่องมือ EDA ต้องรองรับการออกแบบแบบซ้อน 3D
- ต้องปรับปรุงความแตกต่างของกระบวนการระหว่างวเฟอร์และการสูญเสียการเชื่อมต่อแบบตั้งฉาก
- ต้องจับคู่กับมาตรฐานประสิทธิภาพพลังงานและ Benchmark ใหม่
ข้อสรุป
ยุคของขนาดตามกฎของมัวร์สิ้นสุดลง ยุคของการปรับเวลาเริ่มต้นขึ้น
ไม่จำเป็นต้องฝ่าฝันเพื่อให้ได้เครื่องลิธโอกรุ่นล้ำสุด แต่สามารถเพิ่มประสิทธิภาพและประสิทธิภาพการใช้พลังงานอย่างต่อเนื่องได้ผ่านการซ้อนแบบ 3D การออกแบบระบบ และการปรับปรุงการเชื่อมต่อ
นี่จะเป็นเส้นทางหลักของเซมิคอนดักเตอร์ในอีก 10 ปีข้างหน้า