HBM4 กำหนดใหม่ฮาร์ดแวร์ปัญญาประดิษฐ์ด้วยนวัตกรรมระดับระบบ

เนื่องจากความต้องการในการฝึกอบรมและให้เหตุผลของแบบจำลอง AI ขนาดใหญ่ยังคงเพิ่มขึ้นอย่างต่อเนื่อง ข้อจำกัดด้านประสิทธิภาพของชิปประมวลผลจึงได้เปลี่ยนจากหน่วยการคำนวณไปสู่แบนด์วิดธ์หน่วยความจำ HBM (High Bandwidth Memory) จึงกลายเป็นปัจจัยหลักที่จำกัดการพัฒนาฮาร์ดแวร์ AI ระดับสูง ในงานประชุมเทคโนโลยีชิประดับสูงระดับนานาชาติ Hot Chips 2026 ผู้ผลิตหน่วยความจำชั้นนำสองรายของโลก ได้แก่ Samsung และ SK Hynix ได้เปิดเผยเส้นทางการพัฒนาเทคโนโลยี HBM4 รุ่นถัดไปอย่างเป็นทางการ ซึ่งได้ท้าทายตรรกะการอัปเกรด HBM ที่ใช้กันมานานหลายปีในอุตสาหกรรม

เมื่อเปรียบเทียบกับการพัฒนาในอดีตที่เน้นเพียงการเพิ่มอัตราความเร็วของ DRAM และจำนวนชั้นการเรียงซ้อน โครงสร้าง HBM4 รุ่นใหม่ได้เปลี่ยนไปสู่แนวทางนวัตกรรมสามด้านหลัก ได้แก่ การอัปเกรดกระบวนการโลจิกของ Base Die การเรียงซ้อน 3D ด้วยการเชื่อมแบบผสม (hybrid bonding) และการแพ็คเกจแบบผสมแบบ EMIB ด้านหลังการพัฒนาเทคโนโลยีนี้ คือการเปลี่ยนแปลงของ HBM จากอุปกรณ์จัดเก็บข้อมูลเพียงอย่างเดียว สู่ระบบแบบบูรณาการที่รวม “การจัดเก็บข้อมูล + โลจิก + การแพ็คเกจ + IP + EDA”

ในช่วงการอัปเกรดของ HBM3 และ HBM3E ที่ผ่านมา ตรรกะการพัฒนาเทคโนโลยีของอุตสาหกรรมค่อนข้างคงที่ โดยการปรับปรุงหลักมุ่งเน้นที่เม็ดหน่วยความจำ DRAM โดยตรง ผ่านการเพิ่มอัตราการส่งข้อมูลต่อเม็ด การเพิ่มจำนวนชั้นที่ซ้อนกัน และการปรับปรุงโครงสร้างการเชื่อมต่อไมโครเบลล์ เพื่อให้ได้แบนด์วิดธ์โดยรวมที่เพิ่มขึ้นอย่างมั่นคง ภายใต้ระบบดังกล่าว Base Die ด้านล่างทำหน้าที่เพียงแค่การแปลงสัญญาณ การจ่ายไฟ และการช่วยทดสอบ ทำหน้าที่เป็นสะพานสัญญาณแบบพาสซีฟ เทคโนโลยีโครงสร้างกระบวนการยังคงใช้กระบวนการที่พัฒนามาจากหน่วยความจำแบบดั้งเดิม ไม่จำเป็นต้องมีการอัปเกรดขนาดใหญ่ ดังนั้น อุปสรรคทางเทคโนโลยีและข้อจำกัดด้านกำลังการผลิตของผลิตภัณฑ์ HBM ทั้งหมดจึงอยู่ที่กระบวนการผลิต DRAM เท่านั้น

แต่ด้วยความต้องการพลังการประมวลผลของ AI ที่เพิ่มขึ้นแบบเอ็กซ์โพเนนเชียล ผลตอบแทนจากการปรับปรุงแบบดั้งเดิมจึงลดลงอย่างรวดเร็ว ในสถานการณ์ที่ต้องการแบนด์วิดธ์สูงมาก การเพิ่มความเร็วของ DRAM เพียงอย่างเดียวจะก่อให้เกิดปัญหาต่างๆ เช่น การรบกวนสัญญาณ การใช้พลังงานเพิ่มขึ้นอย่างมาก และความคลาดเคลื่อนของไทมิ่ง ซึ่งการปรับปรุงแบบสองมิติไม่สามารถรองรับภาระงานที่ต้องใช้พลังการประมวลผลมหาศาลได้อีกต่อไป เพื่อตอบโจทย์ปัญหาสำคัญนี้ ในการประชุม HotChips2026 ครั้งนี้ ซัมซุงและ SK Hynix ได้เปิดเผยแนวคิดเทคโนโลยีใหม่พร้อมกัน โดยชี้ชัดว่าจุดเปลี่ยนหลักในยุค HBM4 ไม่ใช่ชิปหน่วยความจำอีกต่อไป แต่คือการรีดีไซน์ระบบของ Base Die ระดับพื้นฐาน

ผู้ผลิตสองรายได้กำหนดเส้นทางที่แตกต่างกันอย่างชัดเจนในด้านโซลูชันทางเทคนิค 三星 เปิดเผยในการพูดคุยที่ HotChips ว่า ผลิตภัณฑ์ HBM4/HBM4E ของตนใช้กระบวนการโลจิก 4nm ของตนเองสำหรับ Base Die และใช้โหนด 1cDRAM สำหรับ CDie อัตราการส่งสัญญาณสูงสุดถึง 11.7Gbps และสามารถขยายขึ้นไปถึง 13Gbps แบนด์วิดธ์ต่อชั้นเดียวสามารถถึง 3.3TB/s โดยอาศัยข้อได้เปรียบของทรานซิสเตอร์ความหนาแน่นสูงจากกระบวนการโลจิก Base Die สามารถรวมวงจร PHY ที่มีประสิทธิภาพสูง โมดูลการแก้ไขข้อผิดพลาดของสัญญาณ และหน่วยจัดการพลังงาน ซึ่งช่วยปรับปรุงความสมบูรณ์ของสัญญาณความเร็วสูงอย่างมาก และแก้ไขปัญหาความไม่เสถียรของเวลาภายใต้แบนด์วิดธ์ที่สูงมาก ในขณะเดียวกัน 三星 ได้ระบุอย่างชัดเจนในด้านการออกแบบสถาปัตยกรรมว่า จะย้ายตรรกะการควบคุมหน่วยความจำบางส่วนลงมาที่ Base Die เพื่อปลดปล่อยพื้นที่ซิลิคอนที่ด้าน GPU และสร้างพื้นที่สำหรับการขยายหน่วยประมวลผล

SK Hynix ใช้รูปแบบการพัฒนาแบบแบ่งงานร่วมกัน โดยเลือกความร่วมมือกับ TSMC โดยใช้กระบวนการโลจิก 12nm ของ TSMC สำหรับ Base Die ซึ่งต่างจากโครงสร้างโลจิกที่ Samsung พัฒนาเองทั้งหมด แนวทางของ SK Hynix มุ่งเน้นที่ความเสถียรในการผลิตจำนวนมาก โดยการปรับปรุงเครือข่ายจ่ายไฟและโครงสร้างการนำความร้อนของ Base Die เพื่อรองรับความต้องการด้านการระบายความร้อนและโหลดของโครงสร้างการซ้อนสูงถึง 12 ชั้นหรือแม้แต่ 16 ชั้น การจัดวางที่แตกต่างกันของสองแนวทางนี้ หมายความว่าโครงสร้างโลจิกภายใน Base Die ของ HBM4 ไม่ได้เป็นมาตรฐานเดียวกันอีกต่อไป ผลิตภัณฑ์จากผู้ผลิตต่างๆ จะมีความแตกต่างตามธรรมชาติในด้านกระบวนการ ประสิทธิภาพ และบริบทการใช้งาน ซึ่งเพิ่มความท้าทายใหม่ในการปรับให้เข้ากับซัพพลายเชนและการพัฒนาการออกแบบชิปในอนาคต

การเปลี่ยนแปลงกระบวนการผลิต Base Die นำมาซึ่งผลประโยชน์หลายประการ กระบวนการโลจิกสามารถบรรลุความหนาแน่นของทรานซิสเตอร์ที่สูงขึ้น ความสมบูรณ์ของสัญญาณและควบคุมการใช้พลังงานของวงจร PHY ได้รับการปรับปรุง ทำให้สามารถรองรับความกว้างของ I/O 2048 บิตที่เพิ่มขึ้นเป็นสองเท่าหลังจาก HBM4 พร้อมกันนี้ พื้นที่ชิปที่เหลืออยู่บน Base Die สร้างพื้นที่ทางฮาร์ดแวร์สำหรับการคำนวณใกล้หน่วยความจำ ทำให้ HBM ไม่ได้เป็นเพียงภาชนะเก็บข้อมูลอีกต่อไป แต่สามารถดำเนินการประมวลผลข้อมูลเบื้องต้นภายในหน่วยความจำเอง ช่วยลดภาระการย้ายข้อมูลของสถาปัตยกรรมฟอน นีแมน แต่ค่าใช้จ่ายก็มีความสำคัญเช่นกัน HBM ไม่สามารถผลิตได้อย่างปิดวงโดยผู้ผลิตหน่วยความจำเพียงผู้เดียวอีกต่อไป กำลังการผลิตโลจิกฟาวรี ความสามารถในการออกแบบ IP และการจำลองแบบข้ามกระบวนการ ล้วนกลายเป็นข้อจำกัดในการผลิต HBM ในปริมาณมาก ผู้ผลิต DRAM จึงต้องร่วมมืออย่างลึกซึ้งกับผู้ผลิตโลจิกฟาวรี วงจรการออกแบบ การตรวจสอบ และการผลิตตัวอย่างถูกยืดออก และความซับซ้อนของห่วงโซ่อุปทานเพิ่มขึ้นเป็นสองเท่า

สัญญาณสำคัญอีกประการที่ HotChips2026 เปิดเผยคือ เส้นทางการรวมระบบแพ็คเกจสำหรับ HBM กำลังมีความหลากหลายมากขึ้น CoWoS ของ TSMC ไม่ใช่ทางออกเดียวอีกต่อไป แนวทางการแพ็คเกจแบบผสมเริ่มปรากฏขึ้นบนเวที พร้อมกับการเปลี่ยนผ่านของเทคโนโลยีการเชื่อมภายในแบบสแต็กไปสู่การสแต็ก 3D แบบผสม

SK Hynix ยืนยันในการประชุมว่า กำลังประเมินเทคโนโลยี EMIB ของ Intel สำหรับการรวมระบบแบบ 2.5D ระหว่าง HBM4 กับชิปประมวลผล ระบบ CoWoS แบบดั้งเดิมใช้ซิลิคอนอินเตอร์โพสเซอร์ขนาดใหญ่ทั้งแผ่นเพื่อเชื่อมต่อสัญญาณทั้งหมดระหว่าง GPU กับ HBM ซึ่งมีประสิทธิภาพสูง แต่มีต้นทุนอินเตอร์โพสเซอร์สูงมาก และถูกจำกัดโดยขนาดแม่พิมพ์ของเครื่องลิธโอกราฟี ทำให้การขยายกำลังการผลิตเป็นเรื่องยาก กำลังการผลิต CoWoS ทั่วโลกจึงอยู่ในสถานะขาดแคลนมาโดยตลอด ลูกค้าชั้นนำจึงจับจองกำลังการผลิตล่วงหน้า ผู้ผลิตอื่นๆ ต้องรอคิวนานเพื่อเข้าถึงสายการผลิต EMIB ไม่ใช้ซิลิคอนอินเตอร์โพสเซอร์แบบเต็มแผ่น แต่ใช้สะพานซิลิคอนขนาดเล็กเฉพาะจุดที่ชิปต้องสื่อสารกัน โดยแผ่นออร์แกนิกรับผิดชอบการเดินสายส่วนใหญ่ และสะพานซิลิคอนเฉพาะจุดจะรับผิดชอบการส่งสัญญาณความหนาแน่นสูงและความเร็วสูง แนวทางนี้สามารถลดต้นทุนการแพ็คเกจ ข้ามข้อจำกัดของขนาดแม่พิมพ์ และบรรลุการรวมชิปหลายตัวในขนาดใหญ่ขึ้น Google TPU ได้รวม EMIB เข้าไว้ในรายการตัวเลือกสำหรับรุ่นถัดไปแล้ว

อย่างไรก็ตาม EMIB ไม่ได้หมายถึงการแทนที่ CoWoS โดยตรง ในสถานการณ์ที่ต้องการความหนาแน่นของสัญญาณสูงมาก EMIB ซึ่งใช้สะพานซิลิคอนแบบท้องถิ่น ยังคงมีความสูญเสียสัญญาณและความสมบูรณ์ของแหล่งจ่ายไฟน้อยกว่าซิลิคอนอินเตอร์โพสิเตอร์แบบเต็มรูปแบบ SK Hynix จึงกำหนดตำแหน่งของ EMIB ให้เป็นทางเลือกเสริมที่สำคัญ ไม่ใช่การแทนที่ทั้งหมด ชิปฝึกอบรมระดับสูงยังคงใช้ CoWoS เป็นหลัก ในขณะที่ชิปการอนุมานระดับกลางถึงสูงและอุปกรณ์เร่งความเร็วที่ต้องการพลังการประมวลผลสูงสามารถใช้แนวทาง EMIB เพื่อลดแรงกดดันด้านกำลังการผลิตแพ็คเกจ สร้างสถานการณ์ที่มีสองเส้นทางดำเนินไปพร้อมกัน

ในขณะเดียวกัน เทคโนโลยีการเชื่อมระหว่างชั้นหลายชั้นของ DRAM Die ภายในการจัดเรียง HBM กำลังอยู่ในช่วงเปลี่ยนผ่านจาก MRMUF ไปสู่การเชื่อมแบบผสม (Hybrid Bonding) ในเวอร์ชันการผลิตเชิงพาณิชย์ของ HBM4 ปัจจุบันยังคงใช้แนวทางการเชื่อมแบบ MRMUF และ TCNCF ด้วยการใช้ microbumps เพื่อสร้างการเชื่อมต่อระหว่างชั้น แต่เมื่อจำนวนชั้นที่ถูกจัดเรียงเพิ่มขึ้นไปถึง 16 ชั้น ระยะห่างของ microbumps ความต้านทานความร้อน และการใช้พลังงานเริ่มเข้าใกล้ขีดจำกัดทางฟิสิกส์ การเชื่อมแบบผสม (Hybrid Bonding) เมื่อเทียบกับกระบวนการ MRMUF ไม่เพียงแต่สามารถเพิ่มความหนาของชิปหลักได้ถึง 24% และลดระยะห่างของ TSV ให้อยู่ต่ำกว่า 18 ไมครอน แต่ยังสามารถลดความต้านทานความร้อนได้ถึง 35% แม้ในกรณีที่เพิ่มจำนวนชั้นการจัดเรียง โดยคาดว่าเทคโนโลยีนี้จะถูกนำไปใช้งานครั้งแรกใน HBM5 เพื่อรองรับการจัดเรียงแบบ超高ที่มีตั้งแต่ 16 ถึง 20 ชั้นขึ้นไป

อย่างไรก็ตาม การเชื่อมแบบผสมยังอยู่ในขั้นตอนการยืนยันปริมาณน้อย ยังมีความท้าทายในด้านการควบคุมอัตราผลิตภัณฑ์ที่ผ่านการตรวจสอบ ต้นทุนอุปกรณ์ และการจัดการวเฟอร์ที่บางมาก จึงไม่คาดว่าจะมีการใช้งานเชิงพาณิชย์ในปริมาณมากในปี 2026 โดยอุตสาหกรรมโดยทั่วไปคาดการณ์ว่าการเปลี่ยนผ่านสู่การใช้งานแบบผสมในปริมาณมากจะเกิดขึ้นในรุ่นอัปเกรด HBM4E และรุ่น HBM5 ระหว่างปี 2027 ถึง 2028

สิ่งนี้ทำให้เกิดรูปแบบการเปลี่ยนผ่านทางเทคโนโลยีที่เป็นพิเศษในอุตสาหกรรม HBM ปัจจุบัน: ผลิตภัณฑ์ HBM4 รุ่นใหม่ ระบบภายนอกเริ่มเปิดการสำรวจแบบผสมผสาน EMIB อย่างหลากหลาย เพื่อลดแรงกดดันด้านกำลังการผลิตการแพ็คเกจระดับสูง; ในขณะที่การเรียงซ้อน DRAM ด้านในยังคงยึดมั่นในกระบวนการอุ่นอัด MRMUF ที่สุกงอมเพื่อรับประกันความมั่นคงในการผลิตจำนวนมาก โดยการเชื่อมแบบผสมยังอยู่ในขั้นตอนการวิจัยเบื้องต้นเท่านั้น การขับเคลื่อนหลายเส้นทางเทคโนโลยีพร้อมกันและการมีอยู่ร่วมกันของกระบวนการเก่าและใหม่ ทำให้ความไม่แน่นอนในการเลือกเทคโนโลยี HBM4 ในช่วงเวลานี้เพิ่มขึ้นอย่างมาก

นอกจากนี้ การจัดการความร้อนได้กลายเป็นจุดสำคัญที่หลีกเลี่ยงไม่ได้สำหรับ HBM ที่มีการซ้อนชั้นสูงมาก โครงสร้างการซ้อนชั้น 16 ชั้นทำให้ภาระความร้อนของ HBM เพิ่มขึ้นอย่างมาก ความร้อนที่สะสมจะทำให้แบนด์วิดธ์ลดความถี่และประสิทธิภาพไม่สามารถทำงานเต็มที่ได้ เพื่อแก้ไขปัญหานี้ ผู้ผลิตทั้งสองรายได้เสนอแนวทางแก้ไขที่แตกต่างกัน: SK Hynix ได้เปิดตัวแนวทาง IHBM ที่รวมชิ้นส่วนระบายความร้อน โดยการฝังชิ้นส่วนระบายความร้อนที่มีการนำความร้อนสูงและเป็นฉนวนไฟฟ้าในพื้นที่ D2D PHY ของ HBM เพื่อสร้างเส้นทางระบายความร้อนเฉพาะ ซึ่งสามารถลดความต้านทานความร้อนได้มากกว่า 30% และเพิ่มความเสถียรของระบบ ในขณะที่ Samsung ได้วางแผนการออกแบบช่องทางระบายความร้อนด้วยทองแดงสำหรับผลิตภัณฑ์ HBM5 ในระยะยาว เพื่อแก้ปัญหาการระบายความร้อนของโครงสร้างการซ้อนชั้นสูงอย่างแท้จริง สามารถระบุได้อย่างชัดเจนว่า ขีดจำกัดประสิทธิภาพของผลิตภัณฑ์ HBM ที่มีการซ้อนชั้นสูงในอนาคตจะไม่ขึ้นอยู่กับพารามิเตอร์แบนด์วิดธ์และความเร็วเพียงอย่างเดียว แต่จะถูกกำหนดโดยความสามารถในการจัดการความร้อนโดยตรง

ในปัจจุบัน กำแพงหลักของ HBM4 ไม่ได้จำกัดอยู่ที่การผลิตและการแพ็คเกจเท่านั้น แต่ได้ขยายไปยังสองด้านที่เป็นพลังอ่อนคือ IP ความเร็วสูงและโซ่เครื่องมือ EDA แบบไม่เหมือนกัน ซึ่งเป็นจุดที่อุตสาหกรรมมักมองข้ามแต่มีความสำคัญอย่างยิ่ง เมื่อความเร็วอินเตอร์เฟซของ HBM4 เกินกว่า 9Gbps และความกว้างของ IO เพิ่มเป็นสองเท่า ความซับซ้อนในการออกแบบ PHY ความเร็วสูงและ IP อินเตอร์เฟซ SerDes เพิ่มขึ้นแบบเอ็กซ์โพเนนเชียล

IP ความเร็วสูงไม่ใช่เพียงการออกแบบวงจรง่ายๆ แต่ต้องปรับให้เข้ากับคุณสมบัติของเมมโมรี DRAM โครงสร้างตรรกะของ Base Die และโครงสร้างการจัดเรียงสายไฟในแพ็คเกจ เพื่อทำการจำลองและปรับแต่งร่วมกันสำหรับความสมบูรณ์ของสัญญาณและความสมบูรณ์ของแหล่งจ่ายไฟ ปัจจุบัน ทรัพยากร IP ความเร็วสูง HBM4 ที่มีการผลิตเชิงพาณิชย์อย่างสุกงอมทั่วโลกมีการรวมศูนย์อย่างมาก โดยผู้ผลิตรายใหญ่ต่างประเทศที่มีประสบการณ์สะสมจากการผลิตชิปมานานหลายปี ได้ผูกขาดตลาด IP สำหรับชิปประมวลผลหลักๆ สำหรับบริษัทออกแบบชิปประมวลผลขนาดกลางและเล็ก รวมถึงผู้ผลิตในซัพพลายเชนใหม่ หากไม่สามารถเข้าถึง IP ความเร็วสูงที่สุกงอม ก็จะไม่สามารถปรับให้เข้ากับสถาปัตยกรรม HBM4 ซึ่งสร้างอุปสรรคด้านการเข้าสู่อุตสาหกรรมอย่างรุนแรง

ในขณะเดียวกัน จุดอ่อนของเครื่องมือ EDA แบบไม่สมมาตร 3 มิติ ยิ่งทำให้ความยากในการนำ HBM4 ไปใช้งานจริงเพิ่มขึ้น HBM4 เป็นระบบการรวมตัวแบบไม่สมมาตรที่ใช้หลายกระบวนการและหลายไดร์ฟ ซึ่งฐานตรรกะ ชั้นหน่วยความจำ และการแพ็คเกจซิลิคอนบริดจ์/อินเตอร์โพสิเตอร์ อยู่ในระบบกระบวนการที่ต่างกัน เครื่องมือ EDA แบบสองมิติแบบแยกส่วนแบบดั้งเดิมไม่สามารถดำเนินการจำลองร่วมกันข้ามไดร์ฟและข้ามกระบวนการได้ ในสถานการณ์การเรียงซ้อนแบบสามมิติ ผลกระทบทางไฟฟ้า ความร้อน และกลศาสตร์มีการเชื่อมโยงกัน ความเบี่ยงเบนเพียงจุดเดียวในการจำลองก็สามารถทำให้การออกแบบโดยรวมล้มเหลวในการรวมตัว

กระบวนการออกแบบที่เป็นที่นิยมในอุตสาหกรรมปัจจุบันมีปัญหาความไม่เชื่อมโยงอย่างชัดเจน ระหว่างการออกแบบตรรกะฝั่งหน้า การดำเนินการทางกายภาพฝั่งกลาง และการห่อหุ้มข้อมูลจำลองฝั่งหลัง ซึ่งไม่สามารถใช้ร่วมกันหรือนำกลับมาใช้ใหม่ได้ ส่งผลให้ต้นทุนในการอัปเดตสูงมาก HotChips2026 ได้ชี้ชัดว่า การนำไปใช้งานในระดับใหญ่ของ HBM4 ขึ้นอยู่อย่างมากกับโซลูชันการออกแบบแบบบูรณาการ 3DIC ที่สามารถเชื่อมโยงกระบวนการทั้งหมดตั้งแต่การออกแบบ กระบวนการผลิต การห่อหุ้ม ไปจนถึงการจำลองหลายฟิลด์ทางกายภาพ ความสามารถในการปรับให้เข้ากับเครื่องมือ EDA และความเข้ากันได้ในการดีบักของ IP ความเร็วสูง ล้วนมีผลโดยตรงต่ออัตราผลิตที่ดีและขีดจำกัดประสิทธิภาพของ HBM4 และเป็นอุปสรรคทางเทคโนโลยีหลักที่บริษัทขนาดเล็กและกลางยังไม่สามารถก้าวข้ามได้ในขณะนี้

โดยรวมแล้ว การประชุมครั้งนี้ได้วาดภาพเส้นทางการพัฒนาใหม่ของอุตสาหกรรม HBM อย่างสมบูรณ์: การเลิกใช้รูปแบบการอัปเกรดฮาร์ดแวร์แบบจุดเดียว และก้าวเข้าสู่ยุคการแข่งขันแบบระบบ ซึ่งรวมถึงการพัฒนาอย่างร่วมกันของสถาปัตยกรรม การแพ็คเกจ กระบวนการ และระบบนิเวศซอฟต์แวร์และฮาร์ดแวร์ เส้นทางเทคโนโลยีที่แตกต่างกันของซัมซุงและ SK Hynix ได้ทำลายโครงสร้างมาตรฐานที่ยืนยาวของอุตสาหกรรม กระบวนการใหม่และเก่าจะอยู่ร่วมกันไปนาน เทคโนโลยีจะถูกแบ่งชั้นตามบริบท และความสามารถของระบบจะเป็นตัวตัดสิน ซึ่งจะกลายเป็นแนวโน้มหลักของการพัฒนาในสาย HBM ภายใน 2-3 ปีข้างหน้า และเปลี่ยนกฎการแข่งขันของอุตสาหกรรมหน่วยความจำ AI

บทความนี้มาจาก微信号 “半导体产业纵横” (ID: ICViews) โดยผู้เขียน: จื่อฮ่าว