Nos últimos 60 anos, a indústria de semicondutores impulsionou o progresso reduzindo o tamanho dos transistores (Lei de Moore), tornando-os cada vez menores, mais densos e com custos mais baixos.
Mas agora não é mais possível seguir por este caminho:
- Lucros com processos abaixo de 7nm caíram drasticamente
- Custo da máquina de litografia é astronômico
- O custo de design de um único chip em processo avançado supera 1 bilhão de dólares
- O custo por transistor aumentou em vez de diminuir
A equipe de semicondutores da Huawei validou uma nova direção com 6 anos e 381 chips em produção:
Não compare tamanhos, compare tempo.
Propor a teoria de escala τ (τ Scaling):
Trate o "tempo" como o indicador central de otimização, comprimindo o tempo característico τ em toda a cadeia, desde a chave de transistores (picosegundos) até tarefas em data centers (segundos), abrangendo 12 ordens de grandeza.
Em poucas palavras:
Antes, era sobre quem era menor; agora, é sobre quem é mais rápido, com menor latência e maior eficiência.
I. O que é exatamente o τ scaling?
τ é o atraso / constante de tempo de cada camada, dividido em quatro camadas:
- Transistor: velocidade de comutação
- Circuito: Atraso na transmissão do sinal
- Chip: computational and memory access latency
- Sistema: Sincronização de tempo de comunicação ponto a ponto
O objetivo é otimizar conjuntamente toda a pilha, usando o mesmo conjunto de métricas para工艺, circuitos, arquitetura e sistema, em vez de cada um trabalhar isoladamente.
II. Implementação no dispositivo móvel: LogicFolding
Sem aprimorar o processo, empilhe os chips verticalmente e use ligações híbridas ultra-precisas para distribuir as rotas críticas em várias camadas, equivalente a “adicionar andares” ao chip.
- Densidade de transistores: de 155 para 238 milhões por mm², aumento de 55%
- Eficiência energética: aumento de 41%, frequência principal aumentada em cerca de 13%
- SRAM frequency: up more than 40%
- Kirin 2026 atinge 3,1 GHz, meta de 4 GHz para 2029
III. Implementação do data center de IA: latência minimizada em toda a cadeia
80% do consumo de energia e 70% dos custos do cluster de IA estão na transferência de dados; o foco principal é reduzir o tempo de comunicação.
1. Unified Bus
Elimine a camada de protocolo múltipla e reduza a latência de acesso remoto de dezenas de microssegundos para cerca de 100 nanosegundos, 500 vezes mais rápido.
2. Hi-ONE Light Interconnection
Módulo único de 8 Tb/s, substituição de cabo de cobre por fibra óptica, alcance expandido de 1 metro para 100 metros, compatível com clusters de milhares de GPUs.
3. Dobramento 3D
Resolver o problema do encapsulamento 2.5D, em que a área cresce rapidamente enquanto as interfaces não acompanham, movendo a memória, a alimentação e as portas ópticas para a superfície vertical, dimensionando-as em sincronia com a capacidade de processamento.
- Previsão: A integração de hardware de IA aumentará mais de 100 vezes até 2035
Quatro: Reintegração de lógica e memória
Nos anos iniciais, CPU e memória evoluíram separadamente; agora, na era da IA, o transporte de dados é mais crítico do que o cálculo, exigindo uma integração 3D próxima entre memória e lógica, deslocando o poder da cadeia de suprimentos em direção à memória e ao empacotamento.
V. Os desafios restantes
- As ferramentas EDA devem ser compatíveis com projetos de empilhamento 3D
- Os diferenciais de processo entre wafers e as perdas de interconexão vertical precisam ser otimizados.
- Para acompanhar os novos padrões de eficiência energética e benchmark
Conclusão
A era do tamanho da Lei de Moore terminou; a era da escala temporal começou.
Não é necessário se prender à máquina de litografia mais avançada; ainda é possível melhorar continuamente desempenho e eficiência energética por meio de empilhamento 3D, arquitetura de sistema e otimização de interconexões.
Esta será a rota principal dos semicondutores nos próximos 10 anos.