HBM4 redefine o hardware de IA com inovações em nível de sistema

Com a demanda contínua por treinamento e inferência de grandes modelos de IA, o gargalo de desempenho dos chips de computação passou das unidades de cálculo para a largura de banda de memória, tornando a memória HBM de alta largura de banda o fator crítico que limita a iteração de hardware de IA de alto desempenho. Na conferência internacional de tecnologia de chips de alto nível Hot Chips 2026, as duas maiores empresas globais de armazenamento, Samsung e SK Hynix, divulgaram conjuntamente a rota de evolução da próxima geração da tecnologia HBM4, rompendo com a lógica de iteração HBM amplamente utilizada na indústria há anos.

Em comparação com as abordagens anteriores, que se concentravam apenas em aumentar a velocidade do DRAM e o número de camadas empilhadas, a nova arquitetura HBM4 adota três direções inovadoras: atualização da lógica do Base Die, empilhamento 3D com ligação híbrida e empacotamento híbrido heterogêneo EMIB. Por trás dessa iteração tecnológica, está a transformação do HBM de um dispositivo de armazenamento isolado para um sistema integrado de “armazenamento + lógica + empacotamento + IP + EDA”.

Nos ciclos anteriores de evolução do HBM3 e HBM3E, a lógica de atualização tecnológica da indústria era relativamente fixa, com otimizações centrais focadas diretamente nos chips de memória DRAM, por meio do aumento da taxa de transmissão por chip, da adição de camadas empilhadas e da otimização da estrutura de interconexão por microbump, resultando em um aumento estável da largura de banda total. Nesse sistema, o Base Die inferior desempenhava apenas funções simples de retransmissão de sinal, distribuição de energia e auxílio aos testes, atuando como uma ponte passiva de sinal. A arquitetura de processo continuou a utilizar processos maduros derivados da memória, sem necessidade de iterações em larga escala, com as barreiras tecnológicas e gargalos de capacidade de todo o produto HBM concentrados inteiramente na fabricação do DRAM.

Mas, com a demanda por poder de processamento de IA crescendo exponencialmente, o efeito marginal do modelo tradicional de iteração está diminuindo rapidamente. Em cenários de largura de banda ultraalta, aumentar apenas a velocidade do DRAM causa sérios problemas de interferência de sinal, aumento excessivo de consumo de energia e deslocamento de temporização; as otimizações em duas dimensões já não conseguem atender às cargas de processamento extremamente elevadas. Para abordar esse ponto crítico da indústria, na conferência HotChips2026 desta edição, a Samsung e a SK Hynix lançaram simultaneamente novas abordagens tecnológicas, definindo claramente que o principal avanço na era HBM4 não será mais o chip de memória, mas a reestruturação sistêmica da Base Die subjacente.

Duas grandes empresas adotam rotas tecnológicas claramente diferenciadas. Na apresentação da HotChips, a Samsung revelou que seu produto HBM4/HBM4E utiliza seu próprio processo lógico de 4nm para o Base Die e o nó 1cDRAM para o CDie, com uma taxa de pinos máxima de 11,7 Gbps, escalável até 13 Gbps, alcançando largura de banda de até 3,3 TB/s por pilha. Através da alta densidade de transistores do processo lógico, o Base Die pode integrar circuitos PHY de maior desempenho, módulos de correção de sinal e unidades de gerenciamento de energia, otimizando significativamente a integridade do sinal de alta velocidade e resolvendo problemas de desordem de tempo em altas larguras de banda. Ao mesmo tempo, a Samsung definiu claramente na arquitetura a descentralização de parte da lógica de controle de memória para o Base Die, liberando efetivamente área de silício na extremidade da GPU e proporcionando espaço para expansão das unidades de processamento.

A SK Hynix adota um modelo iterativo de divisão de trabalho e colaboração, optando por parceria com a TSMC: o Base Die utiliza o processo lógico de 12 nm da TSMC. Em comparação com a arquitetura lógica totalmente autodesenvolvida da Samsung, a abordagem da SK Hynix prioriza a estabilidade em produção, otimizando a rede de alimentação e a estrutura de condução térmica do Base Die para atender às necessidades de dissipação de calor e carga de arquiteturas de empilhamento ultraalto de 12 ou até 16 camadas. A diferenciação estratégica entre as duas abordagens significa que a arquitetura lógica interna do Base Die do HBM4 não é mais padronizada; os produtos de diferentes fabricantes apresentam diferenças naturais em termos de processo, desempenho e cenários de aplicação, adicionando novos níveis de complexidade à adaptação da cadeia de suprimentos e à iteração do design de chips.

A mudança da lógica de processo da Base Die traz múltiplos benefícios. O processo lógico permite maior densidade de transistores, otimiza a integridade do sinal e o controle de consumo de energia dos circuitos PHY, possibilitando suportar uma largura de banda I/O de 2048 bits após o dobramento do HBM4. Ao mesmo tempo, a área de chip excedente na Base Die fornece espaço físico para computação próxima à memória, transformando o HBM de mero recipiente de dados em um componente capaz de realizar pré-processamento de dados internamente, aliviando a pressão de transferência de dados na arquitetura von Neumann. No entanto, os custos também são significativos: o HBM já não é mais um produto que pode ser totalmente fechado pelas fabricantes de memória. A capacidade de produção de logística, a capacidade de design de IP e a simulação colaborativa entre processos tornam-se todos fatores limitantes para a produção em massa do HBM. Os fabricantes de DRAM precisam colaborar profundamente com fábricas de logística, prolongando os ciclos de design, verificação e produção, enquanto a complexidade da cadeia de suprimentos duplica.

Outro sinal chave liberado pelo HotChips2026 é que a rota de integração do sistema HBM está se tornando mais diversificada; o CoWoS da TSMC já não é a única solução, as soluções de empacotamento híbrido estão entrando em cena, e a tecnologia de ligação interna empilhada está passando para a ligação híbrida 3D.

A SK Hynix confirmou em sua apresentação que está avaliando a tecnologia EMIB da Intel, um bridge de silício embutido, para integração 2.5D entre HBM4 e chips de processamento. A tecnologia CoWoS tradicional depende de um substrato de silício de grande área para realizar todas as interconexões de sinais entre a GPU e o HBM, oferecendo desempenho excelente, mas com custos elevados do substrato e limitações impostas pelo tamanho das máscaras de litografia, o que dificulta a expansão da capacidade de produção. A capacidade global de CoWoS permaneceu historicamente insuficiente para atender à demanda, com clientes líderes garantindo prioridade na alocação de capacidade, enquanto outras empresas enfrentam longas filas para acessar linhas de produção. O EMIB descarta o substrato de silício inteiro, inserindo apenas micro bridges de silício nas áreas locais onde os chips interagem, deixando que a placa orgânica assuma a maior parte da roteação, enquanto os micro bridges locais realizam a transmissão de sinais de alta densidade e alta velocidade. Essa abordagem reduz os custos de encapsulamento, supera as limitações de tamanho das máscaras e permite a integração em maior escala de múltiplos chips. O TPU do Google já incluiu o EMIB na lista de opções para sua próxima geração.

No entanto, o EMIB não significa substituição direta do CoWoS. A ponte de silício local do EMIB ainda apresenta lacunas em perda de sinal e integridade de energia em cenários de alta densidade de sinal em comparação com o intermediário de silício completo. A posição da SK Hynix é utilizar o EMIB como uma importante rota complementar, e não como substituição total. Chips de treinamento de alto desempenho continuarão priorizando o CoWoS, enquanto soluções de inferência de alto e médio desempenho e aceleradores de grande poder computacional podem adotar o EMIB para aliviar a pressão sobre a capacidade de empacotamento, criando uma situação de duas rotas paralelas.

Dentro da pilha HBM, ou seja, na tecnologia de ligação entre múltiplos dies de DRAM, está ocorrendo uma transição da MRMUF para a ligação híbrida. Na versão de produção em massa atual do HBM4, as soluções predominantes ainda são a MRMUF e a ligação térmica TCNCF, que utilizam microbump para interconexão entre camadas. No entanto, à medida que o número de camadas da pilha aumenta para 16, o espaçamento, a resistência térmica e o consumo de energia dos microbump estão gradualmente atingindo limites físicos. Em comparação com o processo MRMUF, a ligação híbrida não apenas aumenta a espessura do chip principal em 24% e reduz o espaçamento dos TSV para abaixo de 18 micrômetros, mas também reduz significativamente a resistência térmica em 35% ao aumentar o número de camadas da pilha. Espera-se que essa tecnologia seja implementada pela primeira vez no HBM5, voltada para pilhas ultra-altas de 16 a 20 camadas ou mais.

No entanto, a ligação híbrida ainda está na fase de validação em pequena escala, enfrentando desafios no controle de rendimento, custo de equipamentos e processamento de waferes finos; não será amplamente comercializada em 2026, e a indústria espera geralmente que a adoção em larga escala da ligação híbrida ocorra nas iterações HBM4E e na geração HBM5, entre 2027 e 2028.

Isso resultou na atual forma de transição tecnológica muito especial da indústria HBM: o novo produto HBM4 iniciou, externamente, a exploração diversificada do empacotamento híbrido EMIB para aliviar a pressão sobre a capacidade de empacotamento de alto nível; internamente, a pilha DRAM continua a aderir ao processo maduro de termocompressão MRMUF para garantir a estabilidade da produção em massa, enquanto a ligação híbrida é apenas pré-researchada. Múltiplas linhas tecnológicas estão sendo avançadas simultaneamente, com processos novos e antigos coexistindo, amplificando significativamente a incerteza na seleção tecnológica do HBM4 nesta fase.

Além disso, a gestão térmica tornou-se oficialmente o ponto crítico indispensável para HBM de alta empilhamento. A arquitetura de 16 camadas empilhadas aumentou significativamente a carga térmica total do HBM; o acúmulo de calor leva diretamente à redução da largura de banda e à incapacidade de atingir o desempenho máximo. Para resolver esse problema, duas empresas já desenvolveram soluções diferenciadas: a SK Hynix lançou a solução IHBM com componentes térmicos integrados, inserindo componentes de refrigeração de alta condutividade térmica e isolamento elétrico na região D2D PHY do HBM, criando um caminho de dissipação térmica dedicado que reduz em mais de 30% a resistência térmica e melhora a estabilidade do sistema; a Samsung, por sua vez, planeja para o futuro produto HBM5 um design de caminhos de refrigeração de cobre, resolvendo o desafio térmico da alta empilhamento a nível estrutural de hardware. Pode-se afirmar com clareza que, no futuro, o limite de desempenho dos produtos HBM de alta empilhamento não dependerá mais apenas dos parâmetros de largura de banda e velocidade, mas será diretamente determinado pela capacidade de gestão térmica.

Hoje, as barreiras centrais do HBM4 não são mais apenas fabricação e embalagem, mas se estenderam para duas capacidades estratégicas de software: IPs de alta velocidade e cadeias de ferramentas EDA heterogêneas, tornando-se os pontos críticos mais negligenciados, mas mais importantes da indústria atual. Com a taxa de interface do HBM4 superando 9 Gbps e a largura de bits IO dobrada, a complexidade do design dos IPs PHY de alta velocidade e SerDes aumenta exponencialmente.

O IP de alta velocidade não é simplesmente um projeto de circuito; exige adaptação aprofundada às características dos chips DRAM, à arquitetura lógica do Base Die e à estrutura de roteamento do pacote, além da simulação e depuração conjunta para integridade de sinal e integridade de energia. Atualmente, os recursos de IP de alta velocidade maduros e em produção em massa de HBM4 estão altamente concentrados; poucas empresas líderes no exterior, com anos de experiência em fabricação, monopolizam o mercado de IP para chips de processamento principal. Para empresas de design de processamento de médio e pequeno porte e fornecedores emergentes da cadeia de suprimentos, a incapacidade de obter IP de alta velocidade maduro impede a adaptação à arquitetura HBM4, criando diretamente uma barreira rigorosa de entrada setorial.

Ao mesmo tempo, as lacunas na cadeia de ferramentas EDA 3D heterogênea amplificam ainda mais a dificuldade de implementação do HBM4. O HBM4 é um sistema típico de integração heterogênea com múltiplos processos e múltiplos chips: a base lógica, o empilhamento de memória e o encapsulamento com ponte de silício/interposer pertencem a sistemas de processamento distintos, e as ferramentas EDA tradicionais bidimensionais e separadas não conseguem realizar simulações colaborativas entre chips e entre processos. Em cenários de empilhamento tridimensional, os efeitos elétricos, térmicos e mecânicos estão acoplados, e qualquer desvio na simulação de um único componente pode levar à falha na convergência do projeto geral.

Os processos de design dominantes na indústria atual apresentam uma desconexão evidente: o design lógico da camada frontal, a implementação física da camada intermediária e o encapsulamento e simulação de dados da camada traseira não podem ser interconectados nem reutilizados, resultando em custos de iteração extremamente altos. O HotChips2026 destacou claramente que a implementação em larga escala do HBM4 depende fortemente de uma cadeia de ferramentas de design colaborativo 3DIC integrada, que permite a coordenação de todo o fluxo de trabalho — design, processo, encapsulamento e simulação multi-física. A capacidade de adaptação das ferramentas EDA e a compatibilidade de depuração dos IPs de alta velocidade determinam diretamente a taxa de rendimento em massa e o limite de desempenho do HBM4, constituindo-se na barreira tecnológica central que empresas menores ainda não conseguem superar.

Em geral, esta conferência traçou integralmente uma nova trajetória de evolução para a indústria HBM: deixando para trás o modelo tradicional de iteração pontual de hardware e entrando na era da competição sistêmica, onde arquitetura, empacotamento, tecnologia de fabricação e ecossistema de software e hardware são atualizados em conjunto. As linhas tecnológicas diferenciadas da Samsung e da SK Hynix quebraram o padrão de padronização de longa data da indústria; a coexistência prolongada de tecnologias antigas e novas, a hierarquização de tecnologias por cenário e a vitória baseada em capacidades sistêmicas tornar-se-ão a norma central de desenvolvimento na赛道 HBM nos próximos 2 a 3 anos, reescrevendo as regras de competição na indústria de armazenamento para IA.

Este artigo é do canal oficial do WeChat "Semiconductor Industry纵横" (ID: ICViews), autor: Zihao