AMD revela rota de 2nm para processadores de servidor, com meta de produção em massa para 2027

ChainCatcher relata que a AMD revelou no fórum técnico In Depth o layout do processador de servidor e da interconexão de chip. O Venice utiliza o processo N2 da TSMC e o empacotamento avançado CoWoS-L, incorporando o bridge de fan-out elevado (EFB); posteriormente, o Verano utilizará o processo N2P. Mahesh Subramony, diretor de arquitetura de servidores da AMD, afirmou que, à medida que o número de núcleos de computação aumenta, mais dados precisam ser transmitidos entre os chips, e o EFB reduz o consumo de energia e a latência por meio de interconexões de curta distância. A AMD prevê que o mercado de CPUs para data centers aumentará de aproximadamente US$ 26 bilhões em 2025 para cerca de US$ 220 bilhões em 2030, com uma taxa de crescimento composta anual superior a 50%. Em termos de parcerias de empacotamento, ASE e SPIL participam do desenvolvimento e validação da interconexão 2.5D em nível de wafer; a AMD e the Advanced Semiconductor Engineering já concluíram a validação da interconexão EFB em nível de painel. Em maio de 2026, a AMD anunciou que investirá mais de US$ 10 bilhões no sistema industrial de Taiwan para expandir parcerias estratégicas e capacidades de empacotamento avançado. Em relação ao cronograma dos produtos, a plataforma Venice SP7 já está sendo entregue; a SP8 voltada ao mercado corporativo está prevista para início de 2027, enquanto o Verano e o Venice-X serão lançados no segundo semestre do mesmo ano, com a produção em massa desses processadores de servidor alvo para 2027.