A análise da SemiAnalysis revela que o processo SMIC N+3 corresponde à densidade do N6 da TSMC

Artigo escrito por TideFlow Research

Na área de engenharia reversa de semicondutores, a TechInsights dominou por décadas. No fim de semana passado, a SemiAnalysis, de Dylan Patel, lançou oficialmente seu primeiro relatório de desmontagem público do STEEL Lab (Teardown Engineering & Evaluation Lab), focando diretamente em um dos chips mais acompanhados do mundo: o Kirin 9030 Pro, utilizado no Huawei Mate 80 Pro, fabricado com o processo mais avançado da SMIC, o N+3.

O momento é intrigante. A TechInsights está sendo vendida por um fundo de private equity, enquanto a receita da SemiAnalysis já superou essa gigante estabelecida. Dylan escolheu este ponto para agir, apresentando um relatório de análise técnica de alto nível, acompanhado de fotos reais de chips do laboratório no Oregon.

O título do relatório é uma bomba: o espaçamento mínimo de metal (M0 pitch) do SMIC N+3 é de apenas 32,5 nm, menor que os 36 nm do processo 18A usado no mais recente processador Panther Lake da Intel.

A SMIC conseguiu alcançar um espaçamento metálico mais fino que o da Intel sem máquinas de litografia EUV?

Esta mensagem, se analisada apenas pelo título, seria suficiente para provocar uma grande reação em todo o setor de semicondutores, mas a SemiAnalysis já resfriou as expectativas no segundo parágrafo do relatório, chamando-o de "cherry picked metric", um indicador deliberadamente selecionado.

Este artigo irá interpretar para você este relatório de análise,

O processo N+3 da SMIC realmente alcançou a densidade de transistores do N6 da TSMC.

O laboratório STEEL, por meio de análise de seção transversal por TEM (microscopia eletrônica de transmissão), mediu a densidade Bohr do N+3 em 113,4 MTr/mm², ligeiramente superior aos 107,7 MTr/mm² do N6 da TSMC. A altura da célula reduziu-se de 252 nm no N+2 para 228 nm, e o espaçamento entre contato e porta (CGP) diminuiu de 63 nm para 57 nm. Juntos, esses números indicam que a SMIC, sem uso de EUV, alcançou, por meio de litografia puramente DUV, uma densidade lógica comparável ao nível maduro de 7 nm da TSMC.

What is the cost?

A camada M0 da SMIC utiliza auto-alinhamento de quadruplicação de padrão (SAQP), que consiste em processar um padrão de máscara quatro vezes para alcançar linhas mais finas. A N6 da TSMC, na mesma camada, requer apenas duplicação de padrão (SADP). Quadruplicação significa mais máscaras, requisitos mais rigorosos de alinhamento, processo de fabricação mais complexo e custos mais elevados.

A SemiAnalysis observou diretamente no corte transversal o custo do SAQP: o sulco M0 N+3 apresenta um perfil claramente trapezoidal invertido (base mais estreita que o topo), com uma faixa clara de enriquecimento da camada de bloqueio no fundo do sulco. Embora essa morfologia ajude no preenchimento de cobre, a dificuldade de controle do processo aumenta drasticamente nesse espaçamento de 32,5 nm.

Use uma metáfora que um trader entenda: a SMIC está imprimindo notas do mesmo valor, mas o custo de produção de cada nota é várias vezes maior que o da TSMC, com riscos de rendimento ainda maiores. A densidade é a mesma, mas a economia é totalmente diferente.

A capacidade de design de chips da Huawei HiSilicon é uma história de outro nível.

Em termos de área do chip, o Kirin 9030 é quase do mesmo tamanho que seu antecessor, o 9020 (cerca de 140 mm²), mas contém mais componentes internos: o CPU foi atualizado de 1 núcleo grande + 3 núcleos médios para 1 grande + 4 médios, as unidades de cálculo da GPU aumentaram de 4 para 6, e o NPU ganhou um núcleo Tiny adicional, com todos os níveis de cache ampliados. O aumento de densidade do N+3 permitiu à Huawei integrar mais unidades lógicas no mesmo tamanho de chip.

Em termos de desempenho, o laboratório STEEL citou dados de benchmark públicos e forneceu uma posição clara: o desempenho da GPU do Kirin 9030 (Maleoon 935) aproximou-se aproximadamente do nível de topo de 2022, com um aumento de 70% no pontuação 3DMark WLE em comparação com a geração anterior, ligeiramente superando o Snapdragon 8+ Gen 1, mas apresentando uma diferença de 2,4 a 2,6 vezes em relação ao atual flagship Snapdragon 8 Elite Gen 5.

A situação da CPU é mais esclarecedora. O desempenho por ciclo do grande núcleo TaiShan Prime está aproximadamente no nível do Arm Cortex-X2, um design de 2021. O núcleo M1 Firestorm da Apple, lançado em 2020, ainda possui 35% mais IPC. O mais recente núcleo P da Apple M5 tem 60% mais IPC e desempenho absoluto 2,7 vezes superior.

A origem da lacuna não está no design, mas no processo. A Apple e a Qualcomm utilizam os processos da TSMC N4 e N3P, que possuem vantagens essenciais na curva tensão-frequência: permitem inserir mais transistores na mesma área e alcançar frequências mais altas com o mesmo consumo de energia. O nível de design central da Huawei é comparável à geração anterior da indústria, mas está preso em um processo de fabricação duas gerações atrás.

A parte mais proativa do relatório é a lei de escala τ e o roadmap LogicFolding apresentados pela Huawei na conferência ISCAS de 2026.

O escalonamento tradicional de semicondutores avança em um plano bidimensional: tornar os transistores menores e os fios metálicos mais finos. A Lei de Moore percorreu décadas, essencialmente realizando exatamente isso. O escalonamento τ proposto pela Huawei transfere o objetivo de otimização do domínio espacial para o domínio temporal, centrando-se em reduzir o custo temporal de movimentação e processamento de dados, incluindo atrasos na comutação de transistores, atrasos na propagação de sinais e atrasos no cálculo e armazenamento.

LogicFolding é a implementação engenharia dessa teoria. Em termos simples, trata-se de dividir um mesmo módulo lógico em duas camadas, superior e inferior, empilhadas uma sobre a outra de frente para frente, conectadas por meio de ligação híbrida com espaçamento ultrafino. A vantagem direta disso é reduzir o caminho mais longo do sinal. Nos chips modernos, uma grande parte do consumo de energia e da latência é gasta em驱动 longas linhas de transmissão e buffers repetidores. Ao dobrar logicamente os componentes verticalmente, os caminhos críticos ficam mais curtos, permitindo aumentar a frequência e reduzir o consumo de energia.

A Huawei apresentou um plano agressivo: a frequência dos núcleos grandes do Kirin 9030 é de 2,75 GHz, com amostras de laboratório já alcançando 3,39 GHz, com meta de atingir 5 GHz até 2031, além de impulsionar a densidade equivalente para 295 MTr/mm² por meio de empilhamento 3D, em comparação com o nível de 14A da TSMC.

A SemiAnalysis está cautelosa com isso. Eles apontam que a forma de cálculo de densidade da Huawei difere das fábricas tradicionais: a densidade da empilhagem 3D é calculada com base na área do pacote, empilhando múltiplas camadas de lógica ativa, o que naturalmente resulta em números mais altos. Se o mesmo método for aplicado ao AMD MI450X (camada superior N2 + camada inferior N3P), a densidade teórica atinge 460,2 MTr/mm², muito acima da meta da Huawei para 2031.

Mas a própria direção merece atenção. Ao seguir esse caminho, a Huawei está, essencialmente, sob restrições de processo, assumindo o trabalho das fábricas de semicondutores pelas empresas de design de sistemas. A V-Cache da AMD realiza empilhamento 3D na memória cache, e o AMD MI350X move a IO e a interconexão para o chip inferior; a Huawei vai ainda mais longe, dividindo diretamente o mesmo bloco lógico e distribuindo-o verticalmente — um desafio de engenharia de outro nível.

A conclusão final da SemiAnalysis é direta: as restrições de exportação não impediram o avanço dos chips da China, mas alteraram o caminho e o custo desse avanço.

A prova N+3 da SMIC demonstra que é possível alcançar a densidade lógica de nível N6 sem EUV. No entanto, esse caminho apresenta custos mais altos, processos mais complexos e dificuldade maior no controle da taxa de rendimento. À medida que se avança, a dificuldade marginal aumenta a cada passo: mais máscaras, precisão de alinhamento mais rigorosa e patternagem múltipla mais cara. Teoricamente, o N+4 pode atingir 137,8 MTr/mm² (equivalente ao N5 da TSMC), e o N+5, se incorporar alimentação traseira, pode até se aproximar da biblioteca HP da Intel 18A. Mas cada passo é mais difícil, mais caro e oferece menos margem de erro que o anterior.

Ao mesmo tempo, os processos N+2 e N+3 da SMIC estão sendo transferidos para Hua Hong, e empresas de design como Alibaba Pingtouge e Cambricon também podem se beneficiar. O conhecimento de fabricação de chips está se espalhando de uma única fábrica para todo o ecossistema, o que continua a diluir a eficácia das sanções contra empresas individuais.

No lado do design, a Huawei e a Universidade de Pequim já estão desenvolvendo um protótipo de ferramenta EDA nacional para o LogicFolding. Isso não equivale à substituição da cadeia completa de ferramentas da Synopsys e da Cadence, mas a EDA nacional está evoluindo na direção da "otimização conjunta de arquitetura, processo e empacotamento".

Um detalhe interessante: STEEL descobriu que o DRAM do Kirin 9030 Pro é da Samsung (K4L2E165YD, LPDDR5X-9600, nó de processo 1a), enquanto a versão Pro Max de 16 GB apresenta pacotes tanto da Samsung quanto da CXMT. O pacote da CXMT tem data de fabricação da 45ª semana de 2025 e uma densidade de processo equivalente ao nível industrial 1z. Isso indica que os chips de armazenamento chineses já começaram a entrar na cadeia de suprimentos dos modelos topo de linha da Huawei, embora seu processo ainda esteja uma ou duas gerações atrás da Samsung e da SK Hynix.

Para os investidores, o sinal verdadeiramente relevante a ser monitorado é se a rota de empilhamento 3D da Huawei pode, sob controle de custos, levar os chips fabricados na China a atingir o limiar suficiente para aplicações como smartphones, inferência de IA e equipamentos de rede.

Once sufficient establishment is achieved, the strategic value of this supply chain will be repriced.